JPS6381982A - 化合物半導体素子およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体素子およびその製造方法、たとえ
ば、保護ダイオードをモノリシックに組み込んだショッ
トキー障壁型電界効果トランジスタ（ＭＥＳ　−ＦＥＴ
）　、または保護ダイオードをモノリシックに組み込ん
だショットキー障壁型電界効果トランジスタを含む砒化
ガリウム半導体デバイス（ＩＣ）等の化合物半導体素子
およびその製造方法に関する。

〔従来の技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（単にＧ　ａ　Ａ　ｓ　−Ｍ　Ｅ　Ｓ・ＦＥＴとも称す
る。）が広く知られている。また、ゲート破壊を防止す
るＧａＡｓ　−ＭＥＳ−ＦＥＴとして、デュアルゲート
の第１ゲートおよび第２ゲートとソース間にそれぞれ保
護ダイオードを組み込んだ構造が知られている。たとえ
ば、工業調査会発行［電子材料４１９７５年４月号、昭
和５０年４月１日発行、Ｐ７９〜Ｐ６３に記載されてい
るように、ＧａＡｓ　−ＭＥＳ　　ＦＥＴにおいて、ゲ
ート電極としてＡｆｌを用い、ソース電極およびドレイ
ン電極として金糸材料を用いたものが知られている。

また、電気通信学会発行「電気通信学会技術研究報告Ｅ
Ｄ８４−８６Ｊ　ＶｏＪｌ、’　８４、Ｎｏ、　　１８
５、Ｐ７〜Ｐ１３には、保護ダイオードをモノリシック
に組み込んだ高周波特性が優れたＧａＡｓ　−Ｍ”ＥＳ
−ＦＢＴについて記載されている。また、この文献に開
示されているＧａＡｓ−ＭＥＳ・ＦＥＴは、モールド型
外囲器に組み込まれている。

〔発明が解決しようとする問題点〕

ＧａＡｓ　−ＭＥＳ　−ＦＥＴにあっては、所望のショ
ットキー障壁接合を得るためにＡｌが多用されている。

また、ソース・ドレイン電極としては最上層がＡｕから
なる多層構造が多用されている。

また、電子部品の封止形態としては、レジンによって素
子等を封止するレジンパッケージ２金属キヤツプによっ
て素子等を封止するキャン封止。

セラミックによって素子等を封止するセラミックパッケ
ージ等がある。電子部品の封止の信顛性向上を図るため
には、従来からセラミックパッケージ等のハーメチック
封止構造が多用されている。

一方、本出願人は、ゲート電極としてＡＪＩを用い、ソ
ース・ドレイン電極としてＡｕ系材料を用いるＧａＡｓ
−ＭＥＳ−ＦＥＴに、ゲートの静電破壊を防止する保護
ダイオードをモノリシックに形成した場合、この保護ダ
イオードとゲートとを結ぶ配線層材料としては、従来配
線層材料とじて多用されているＡｕあるいはＡＪＩでは
、製造上次のような問題があることが本発明者によって
あきらかにされた。

配線層としてＡｕあるいはＡｌｌを用いた場合、保護ダ
イオード用の電極が金糸材料であり、最上層がＡｕとな
っているとともに、ＧａＡｓ−ＭＥＳ−ＦＥＴのゲート
電極はＡ、ＩＩとなっていることから、電極と配線層と
は、ＡｕあるいはＡＩＬのどちらを配線材料として用い
た場合でも、ＡｕとＡ旦とが接触する構造となる。、Ａ
ｕとＡｌは４０００Ｃ程度の高温度下では反応を起こし
て劣化してしまい断線不良やオーミック抵抗増大等の不
良が発生する。このため、Ａｕおよび／ｌを電極材料と
し、配線材料をＡｕあるいはＡｌとするＧａＡＳ−ＭＥ
Ｓ−ＦＥＴ構造は、素子形成の最終段階で行なうパッシ
ベーション膜形成やセラミック封止を採用し難い。すな
わち、パッシベーション膜形成処理は、４００°Ｃの温
度下で３０分処理される。また、セラミック封止処理は
たとえば、４′５０°Ｃの温度下で１５分処理される。

本発明の目的は配線の信頼度が高い化合物半導体素子の
製造技術を提供することにある。

本発明の他の目的は高温封止が可能な化合物半導体素子
およびその製造方法を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわた、本発明の保護ダイオード付ＧａＡＳデュアル
ゲ−１−ＭＥＳ　−ＦＥＴにあっては、ゲート電極はＡ
文で構成されるとともに、他の電極はＡｕを最上層とす
る多層構造で構成されている。

また、ゲート電極と、ダイオードの一方の極を電気的に
接続する配線層は、ＡｕとＡ文との反応を防止する下層
がＭｏからなるバ刃ア層と、このバリア層上に設けられ
たＡｕからなる主配線層とによる二層構造となっていて
、少なくとも４００〜４５０’Ｃ程度の高温状態下では
、ＭＯからなるバリア層によってこのバリア層の上下に
延在するＡｕとＡ、ＩＩが反応を起こさないようになっ
ている。

〔作用〕

上記した手段によれば、ＭＯとＡｕからなる二層構造の
配線層は、少なくとも４００〜４５０”Ｃ程度の温度で
は、Ｍｏの下層のＡＪＩＩとＭＯ上のＡｕとの反応は起
きないことから、素子形成の最終段階で行なわれる処理
温度が４００”Ｃ程度のパッシベーション膜形成処理や
素子をセラミックやガラスでパッケージする処理温度が
４５０”Ｃ程度のパンケージング処理では、配線層と電
極との接続部の反応に基くオーミック抵抗増大や断線不
良は生じない。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例による保護ダイオード付Ｇａ
ＡｓデュアルゲートＭＥＳ　−ＦＥＴにおける配線層の
要部を示す模式図、第２図は同じくＧａＡｓデュアルゲ
ートＭＥＳ　−ＦＥＴの平面図、第３図は同じ（ＧａＡ
ｓデュアルゲートＭＥＳ・ＦＥＴに組み込まれた単体あ
るいはバックトウバンクの保護ダイオードを示す模式的
断面図、第４図は同じく等価回路図、第５図〜第１１図
は同じく保護ダイオード付ＧａＡｓ−ＭＥＳ−ＦＥＴの
製造方法を示す概念的な断面図であって、第５図はウェ
ハを示す概念的断面図、第６図はｎ十導電型領域が設け
られたウェハの概念的断面図、第７図は保護ダイオード
を形成したウェハの概念的断面図、第８図はＦＥＴ用の
ソース電極およびドレイン電極ならびにダイオードの電
極が形成されたウェハの概念的断面図、第９図はゲート
電極形成部にリセスが設けられたウェハの概念的断面図
、第１０図はゲート電極が設けられたウェハの概念的断
面図、第１１図は配線層およびパッシベーション膜が設
けられた完成状態のチップの概念的断面図である。

なお、説明の便宜上、第５図〜第１１図においては、Ｆ
ＥＴおよび単体の保護ダイオードならびにバックトウバ
ックの保護ダイオードを実際とは異なるが同一断面に示
しである。

この実施例では、第４図に示されるような等価回路のＱ
ａＡｓ・ＭＥＳ　−ＦＥＴに本発明を適用した例を示す
。このようなＧａＡｓ−ＭＥＳ−ＦＥＴのチップにあっ
ては、ソース、ドレイン、ゲート等の電極パターンは第
２図に示すようになっている。すなわち、矩形のチップ
の右上部の隅にはドレイン電極（Ｄ）１のワイヤポンデ
ィングパッド２が設けられるとともに、右下部の隅には
ソース電極（Ｓ）３のワイヤポンディングパッド４が設
けられている。また、左下部には第１ゲート電極（Ｇｌ
）５のワイヤポンディングパッド６が設けられるととも
に、左上部には第２ゲート電極（Ｇり７のワイヤポンデ
ィングパッド８が設けられている。また、前記第１ゲー
ト電極５および第２ゲート電極７からそれぞれ細くかつ
長く延在するゲート９が、前記ドレイン電極１およびソ
ース電極３の間に屈曲して延在し、デュアルゲートＭＥ
Ｓ　−ＦＥＴを構成している。このゲート９が延在する
チップを構成する半絶縁性のＧａＡｓ基板１０の主面部
分は、不純物のイオン注入によってｎ型層となり、チャ
ネル層となっている。また、第２図において、破線で取
り囲まれる領域は不純物のイオン注入によってｎ小型層
あるいはｎ形層となっている領域である。また、チップ
の右下隅のソース電極３からチップの下縁および左辺に
沿うように細い舌片１１が延在している。この舌片１１
と第１ゲート電極５との間には、単体のダイオードから
なる保護ダイオード１２（以下単体保護ダイオード１３
と称する。）が設けられているとともに、第２ゲート電
極７と舌片１１との間には２つのダイオードをバックト
ウバンクに接続した保護ダイオード１２（以下バックト
ウバック保護ダイオード１４と称する。）が設けられて
いる。

保護ダイオード１２は、第３図に示されるように、半絶
縁性のＧａＡｓ基板１０の主面表層部に設けられたｎ十
導電型領域（ｎ十形領域）１５にそれぞれ形成されてい
る。一方のｎ十形領域１５は、ｎ十形領域１５の表層部
にｐ十導電型領域（ｐ十形領域）１６を有して単体保護
ダイオード１３を構成し、他方のｎ十形領域１５はｎ十
形領域１５の表層部に２つのｐ十形領域１６を有してバ
ックトウバック保護ダイオード１４を構成している。ま
た、前記ｐ十形領域１６上には、ダイオード用の電極１
７が設けられている。この電極１７は後述するソース電
極３およびドレイン電極１を形成する際同時に形成され
、最下層がＡｕＧｅ、中間層がＮ　ｉ、最上層がＡｕか
らなる多層構造となっている。また、この電極１７上に
は配線層１８が設けられる。この配線層１８は、第１図
に示されるように、下層がＭｏによるバリア層１９とな
り、上層がＡｕによる主配線層２０となっていて、第４
図に示されるような等価回路を構成するように延在して
いる。したがって、配線層１８の一部は第１ゲート電極
５および第２ゲート電極７のようなゲート電極２１に接
続されている第１図に示される配線構造が本発明の特徴
の一つである。すなわち、実施例ではゲート電極はＡ旦
で構成され、ソース電極およびドレイン電極ならびにダ
イオード用電極は、いずれもＡｕＧｅ−Ｎ　１−Ａｕか
らなり、最上層がＡｕからなる金糸材料で構成されてい
る。したがって、Ａｕを配線層としてそのまま使用する
と、素子形成におけるパッシベーション膜形成時、ある
いは素子をセラミックパッケージに封止する際の４００
〜４５０″Ｃ程度の熱でＡｕとＡｌが反応し、オーミッ
クコンタクト抵抗が増大したり、接続部が劣化して断線
してしまう、そこで、少なくとも４００〜４５０’Ｃ程
度の温度でもＡｕとＡｌの反応をしない役割を果す層、
すなわちバリア層１９をＡｕとＡｌの間に設ける。この
場合、耐熱性実験の結果、Ｍｏが良い結果を示した。す
なわち、ＡｌとＡｕの間に０．１〜０．２μｍの厚さの
ＭＯを介在させた場合、４５０°Ｃの窒素雰囲気中で１
０４分程度の時間塩ＡｕとＡｌｌの反応を抑えることが
できることがわかった。なお、Ｍｏはどではないが、Ｗ
をバリア層として使用した場合でも、耐熱性向上が図れ
ることも判明した。なお、図中の２２は絶縁膜、２３は
層間絶縁膜、２４はパンシベーション膜である。絶縁膜
２２の厚さは電極１７の厚さと同じにしてゲート加工を
容易にし、寸法精度を良好とするのが良い。

つぎに、保護ダイオード１２を有するＧａＡｓ・ＭＥＳ
　−ＦＥＴの製造工程について、第５図〜第１１図を参
照しながら説明する。

最初に、第５図に示されるように、半絶縁性のＧａＡｓ
基板１０からなるウェハ（化合物半導体薄板）２５が用
意される。その後、このウェハ２５の主面には、Ｓｉｎ
、のような絶縁膜２６が部分的に設けられるとともに、
この絶縁膜２６をマスクとしてＳｉがイオン注入され、
ＦＥＴのチャネル形成用にｎ形層（ｎ影領域）２７が形
成される。

つぎに、前記絶縁膜２６は除去される。その後、第６図
に示されるように、ウェハ２５の主面全域には、Ｓｉｎ
、のような絶縁膜２８が設けられるとともに、常用のホ
トリソグラフィによって部分的に絶縁膜２８が除去され
、マスクが形成される。

また、このウェハ２５はイオン注入によって、その主面
にＳｔが高濃度に注入され、ｎ十形領域１５が各所に形
成される。このｎ十形領域１５は、前記ｎ形層２７の両
端部分に形成され、ＦＥＴのソース領域２９およびドレ
イン領域３０を形成する。また、前記ｎ十形領域１５は
単体保護ダイオード形成用領域３１およびバックトウバ
ンク保護ダイオード形成領域３２をも形成する。

つぎに、ウェハ２５上の絶縁膜２８が除去されるととも
に、第７図に示されるように、ウェハ２５上に部分的に
絶縁膜３３が設けられる。この絶縁膜３３はダイオード
形成のための拡散用マスクであり、ウェハ２５の主面が
露出する部分は、単体保護ダイオード形成用領域３１で
は１個、バックトウバック保護ダイオード形成領域３２
では２個である。つぎに、この絶縁膜３３をマスクとし
てＺｎが拡散され、単体保護ダイオード形成用領域３１
およびバンクトウバック保護ダイオード形成領域３２に
はｐ十形領域１６が形成され、ｎ十形領域１５との間に
単体保護ダイオード形成用領域３１では単体保護ダイオ
ード１３が、バックトウバック保護ダイオード形成領域
３２ではバックトウバック保護ダイオード１４が形成さ
れる。

つぎに、前記ウェハ２５の主面を部分的に被う絶縁膜３
３は除去される。その後、第８図に示されるように、前
記ウェハ２５の主面に部分的に設けられた厚さ０．２μ
ｍ程度のＳｉｇｈ膜のような絶縁膜２２およびこの絶縁
膜２２上の図示しないホトレジスト膜をマスクとするリ
フトオフ法によって厚さ０．２ｕｍ程度のＡｕ−Ｇｅ／
Ｎｉ／Ａｕからなる被膜を形成する。この被膜は、ＦＥ
Ｔにおけるソース電極３およびドレイン電極１を形成す
るとともに、保護ダイオード１２の電極１７を形成する
。

つぎに、ホトレジスト膜が除去された後、第９図に示さ
れるように、再びウェハ２５の主面全域にはホトレジス
ト膜３４が設けられる。また、このホトレジスト膜３４
および絶縁膜２２は常用のホトリソグラフィによって、
ゲート９を形成する領域に対応する領域が除去される。

そして、前記ホトレジスト膜３４および絶縁膜３２をマ
スクとして、ｎ形１ｉ１２７の表層部が部分的にエツチ
ング除去され、リセス３５が形成される。この処理は、
ＧａＡｓ　−ＭＥＳ　　ＦＥＴが所望の高周波特性を有
するようにするために行われ、前記ｎ形層２７は所望の
厚さを有するチャネル３６となる。

つぎに、第１０図に示されるように、前記ホトレジスト
膜３４が除去されるとともに、再びリフトオフ法によっ
て０．５μｍ〜１μｍ厚さのアル・ミニュウムからなる
２本のゲート９が、前記リセス３５の底に形成される。

これら、ゲート９はチャネル３６との間にシテソトキ障
壁接合を形成する。

つぎに、ウェハ２５の主面全域には厚さ０．５μｍ程度
のＳｉｎ、膜のような層間絶縁膜２３が部分的に形成さ
れる。また、この層間絶縁膜２３は部分的にエツチング
除去されてコンタクト孔が設けられるとともに、これら
コンタクト孔層間絶縁［２３に亘って配線層１８が設け
られる。なお、前記層間絶縁膜２３のエツチングはドラ
イエツチングによって行なう必要がある。すなわち、眉
間絶縁１１２３をウェットエツチングで行なうと、Ａ１
とＡｕとの間に電位差があることから、ＡＪｌが溶出し
てしまう、したがって、エツチングはドライエツチング
で行う必要がある。前記配線層１８はソース電極３と第
１ゲート電極５および第２ゲート電極７間に設けられる
保護ダイオード１２を結線する。すなわち、配線層１８
は、ソース電極３と単体保護ダイオード１３．１４およ
び単体保護ダイオード１３と第１ゲート電極５ならびに
バックトウバック保護ダイオード１４と第２ゲート電極
７を結線する。また、第１ゲート電極５および第２ゲー
ト電極７はＡｌｌからなり、他の電極１７は最上層がＡ
ｕからなる金糸材料で構成されているため、Ａｕで接続
することは、熱が加わるとＡｕとＡｌの反応が起きるこ
とから好ましくない。

そこで、配線層１８は、第１図に示されるように、Ａｕ
とＡ、ＩＩとの反応を抑えるＭｏからなるバリア層１９
を下層とし、上層の主配線層２０を電気抵抗の低いＡｕ
で構成している。前記バリア層１９は０．１〜０．２μ
ｍの厚さに、主配線層２０は０４５μｍの厚さとする。

これにより、４００〜４５０＠Ｃ程度の温度が数十時間
加わっても、バリア層１９の上下のＡｕとＡｌｌが反応
を起こすこともなく、オーミック抵抗増大や断線不良も
生じない。

なお、前記バリア層１９は蒸着法ではなく、スパッタ法
によって形成する必要がある。すなわち、蒸着法による
被膜はステップカバレンジ性が低いため、段差部分でＡ
ｕとＡｉが直接接触することもあり、耐熱性が悪くなり
、前述のような耐熱効果は得られない、これに対して、
スパッタ法による被膜はステップカバレッジ性が良く、
４５０゜Ｃの窒素雰囲気中に放置した場合、ＡｕとＡｌ
ｌの反応は１０４分程度迄起きない。

つぎに、ウェハ２５の主面の所望部分には、パッシベー
ション膜２４が設けられるとともに、ウェハ２５は縦横
に切断分離され、第１１図に示されるようなＧａＡｓ−
ＭＥＳ−ＦＥＴチップとなる。なお、前記パッシベーシ
ョン膜２４は０．３μｍ程度の厚さのＰＳＧ膜と、この
ＰＳＧ膜上に形成された１、２μｍ程度のｊγさのプラ
ズマナイトライド膜とからなっている。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明によれば、ＡｕとＡ文の電極を接続する配
線層は、ＡｕとＡｌを反応させないためのＭｏからなる
バリア層を下層に設けているため、配線層の電極接続部
の耐熱性が向上するという効果が得られる。

（２）上記（１）により、本発明によれば、ＧａＡｓ　
−ＭＥＳ　−ＦＥＴチップ製造において、パッシベーシ
ョン膜形成時の４００’Ｃ程度の熱でも、配線層の劣化
は起きず、信頼性の高い素子を高歩留りで製造できると
いう効果が得られる。

（３）上記（１）により、本発明によれば、ＧａＡｓ　
−ＭＥＳ　−ＦＥＴチップは、４５０”Ｃと高温で行う
セラミックバフケージングも充分耐えるため、セラミッ
クパッケージ化が達成できるという効果が得られる。

（４）上記（１）により、本発明によれば、耐湿性の優
れたセラミックパッケージ型の半導体デバイスを提供す
ることができるという効果が得られる。

（５）本発明によれば、配線層形成に先立つコンタクト
孔形成は、ＡＪＪの溶出を起こさせないドライエツチン
グによって行なうことから、ゲート電極の信頼性を高（
できるとともに、歩留りの向上が達成できるという効果
が得られる。

（６）本発明によれば、配線層はステップカバレッジ性
の裔いスパッタ法によって形成されるため、ＡｕとＡｌ
の反応を抑止でき、耐熱性の優れた信頬度の高い半４体
素子を提供できるという効果が得られる。

（７）上記（１）〜（６）により、本発明によれば、配
線部の耐熱部の耐熱性が優れた保護ダイオード付デュア
ルゲー）ＭＥＳ　−ＦＥＴチップを提供することができ
るという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、バリアメタル
としては、Ｍｏの代りにＷを用いても前記実施例同様な
効果が得られる。また、バリア層は必ずしも一層である
必要はなく多層でもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である保護ダイオード付Ｇ
ａＡＳ−ＭＥＳ−ＦＥＴの製造技術に適用した場合につ
いて説明したが、それに限定されるものではなく、Ｇａ
Ａｓ　ＩＣ等の製造技術などに適用できる。

本発明は少なくとも砒化ガリウム等の化合物半導体装置
の製造技術には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明の保護ダイオード付ＧａＡｓデュアルゲーｌ−Ｍ
ＥＳ　−ＦＥＴにあっては、ゲート電極はＡ旦で構成さ
れるとともに、他の電極はＡｕを最上層とする多層構造
で構成されている。また、ゲート電極と、ダイオードの
一方の極を電気的に接続する配線層は、ＡｕとＡｌｌと
の反応を防止する下層がＭＯからなるバリア層と、この
バリア層上に設けられたＡｕからなる主配線層とによる
二層構造となっていて、少なくとも４００〜４５０°Ｃ
程度の高温状態下では、ＭＯからなるバリア層によって
このバリア層の上下に延在するＡｕとＡ旦が反応を起こ
さないようになっている。したがって、素子形成の最終
段階で行なわれる処理温度が４０００Ｃ程度のパッシベ
ーション膜形成処理や素子をセラミックやガラスでパッ
ケージする処理温度が４５０’Ｃ程度のパッケージング
処理では、配線層と電極との接続部の反応に基くオーミ
ック抵抗増大や断線不良は生じない。

【図面の簡単な説明】

第１図は本発明の一実施例による保護ダイオード付Ｇａ
ＡｓデュアルゲートＭＥＳ　−ＦＥＴにおける配線層の
要部を示す模式図、 第２図は同じくＧａＡＳデュアルゲートＭＥＳ・ＦＥＴ
の平面図、 第３図は同じ（ＧａＡｓデュアルゲートＭＥＳ・ＦＥＴ
に組み込まれた単体あるいはバックトウバックの保護ダ
イオードを示す模式的断面図、第４図は同じく等価回路
図、 第５図は同じく保護ダイオ−Ｙ付ＧａＡｓ　−ＭＥＳ−
ＦＥＴの製造方法におけるウェハを示す概念的断面図、 第６図は同じくｎ十導電型領域が設けられたウェハの概
念的断面図、 第７図は同じく保護ダイオードを形成したウェハの概念
的断面図、 第８図は同じ＜ＦＥＴ用のソース電極およびドレイン電
極ならびにダイオードの電極が形成されたウェハの概念
的断面図、 第９図は同じくゲート電極形成部にリセスが設けられた
ウェハの概念的断面図、 第１０図は同じくゲート電極が設けられたウェハの概念
的断面図、 第１１図は同じく配線層およびパッシベーション膜が設
けられた完成状態のチップの概念的断面図である。 １・・・ドレインを極（Ｄ）、２・・・ワイヤポンディ
ングパッド、３・・・ソース電極（Ｓ）、４・・・ワイ
ヤポンディングパッド、５・・・第１ゲート電極（ｃ＋
）、６・・・ワイヤポンディングパッド、７・・・第２
ゲート電極（Ｇ２）、８・・・ポンディングパッド、９
・・・ゲート、１０・・・ＧａＡＳ基板、１１・・・舌
片、１２・・・保護ダイオード、１３・・・単体保護ダ
イオード、１４・・・バックトウバック保護ダイオード
、１５・・・ｎ十形領域、１６・・・ｐ十形領域、１７
・・・電極、１８・・・配線層、１９・・・バリア層、
２０・・・主配線層、２１・・・ゲート電極、２２・・
・絶縁膜、２３・・・層間絶ａ膜、２４・・・パッシベ
ーシヨン膜、２５・・・ウェハ（化合物半導体薄板）、
２６・・・絶縁膜、２７・・・ｎ形層（ｎ影領域）、２
８・・・絶縁膜、２９・・・ソース領域、３０・・・ド
レイン領域、３１・・・単体保護ダイオード形成用領域
、３２・・・バックトウバンク保護ダイオード形成領域
、３３・・・絶縁膜、３４・・・ホトレジスト膜、３５
・・・リセス、３６・・・チャネル。

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体基板主面に設けられたＡｕ層およびＡ
   ｌ層を配線層で電気的に接続した化合物半導体素子であ
   って、前記配線層はバリア層と、このバリア層上に形成
   される主配線層とからなっていることを特徴とする化合
   物半導体素子。 ２、前記主配線層はＡｕで構成されるとともに、前記バ
   リア層はＡｕとＡｌとの反応を防ぐＭｏまたはＷによっ
   て構成されていることを特徴とする特許請求の範囲第１
   項記載の化合物半導体素子。 ３、化合物半導体基板主面に部分的に設けられたＡｕ層
   とＡｌ層上に層間絶縁膜を形成する工程と、前記Ａｕ層
   とＡｌ層上の層間絶縁膜を部分的に除去してコンタクト
   孔を設ける工程と、前記層間絶縁膜上に部分的に配線層
   を設けることによってＡｕ層とＡｌ層を電気的に接続す
   る工程と、を有する化合物半導体素子の製造方法であっ
   て、前記層間絶縁膜を部分的にドライエッチングするこ
   とによってコンタクト孔を設けるとともに、スパッタに
   よって配線層を形成することを特徴とする化合物半導体
   素子の製造方法。 ４、Ｍｏをスパッタした後Ａｕをスパッタして配線層を
   形成することを特徴とする特許請求の範囲第３項記載の
   化合物半導体素子の製造方法。