JPS638558B2 - - Google Patents

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JPS638558B2
JPS638558B2 JP14981184A JP14981184A JPS638558B2 JP S638558 B2 JPS638558 B2 JP S638558B2 JP 14981184 A JP14981184 A JP 14981184A JP 14981184 A JP14981184 A JP 14981184A JP S638558 B2 JPS638558 B2 JP S638558B2
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JP
Japan
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fet
memory cell
gate
memory
resistive
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JP14981184A
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Eru Baatein Kuraudo
Enu Kotetsucha Haritsushu
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International Business Machines Corp
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International Business Machines Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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    • G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体メモリデバイスに関するもの
であり、特にリードオンリメモリ（ROM）のマ
トリツクスにおける行と列の交点でメモリセルと
して機能する電解効果トランジスタ（FET）デ
バイスに関するものである。
［従来技術］ デジタル計算システムでは、固定プログラムを
記憶するのに、通常、リードオンリメモリ
（ROM）として知られている固定メモリで行な
つている。これらの固定メモリは、時にはリード
オンリメモリ（ROS）とも呼ばれている。これ
らのメモリは、メモリデバイス即ちメモリセルを
行線と列線の交点に配置したマトリツク構成とな
ついる。公知のように、メモリセルは、幾つかの
電気素子を用いて構成できる。例えば、ROMに
ついての初期のメモリセルの１つに、行線と列線
の交点に選択的に接続した抵抗があつた。交点の
位置に抵抗が存在するかしないかで、各ビツト位
置のビツト状態が決まつた。製造の始めの段階
で、行線と交差する列線との間に導電路を形成す
べく、各ビツト位置に抵抗を設ける。それから、
ビツト位置をプログラムするために、固定プログ
ラムでの選択ビツト位置における抵抗を、通常簡
単な焼尽プロセス（burn out process）で除去
している。こうして、抵抗を焼尽したビツト位置
では、行線と列線との間の導電路がなくなつてい
る。ビツト位置に導電路が存在するかしないか
で、ビツト状態即ちビツトの論理レベルが決ま
る。このようなメモリのパーソナリゼーシヨン法
は、製造プロセスの最後でメモリマトリツクスに
電気エネルギを付与してパーソナリゼーシヨンを
おこなうので、しばしば電気的パーソナリゼーシ
ヨンと呼ばれる。米国特許第3246315号に、メモ
リセルとして抵抗素子を備えたROMの例が示し
てある。
ROMのメモリセルとして、ダイオード、PN
接合トランジスタ又はFETもまた、用いられて
いる。ダイオード、PN接合トランジスタ又は
FETから成るメモリセルには、電気的パーソナ
リゼーシヨンを用いることができるが、他の形式
のパーソナリゼーシヨンも時々用いられている。
このようなパーソナリゼーシヨンは、所望のデー
タ状態に従つて、製造プロセスの間にデバイスの
特性を変えることを含むのであるが、優れた方法
として用いられてきた。パーソナリゼーシヨンを
製造プロセスに導入する時期に応じて、製造プロ
セスの早い段階で行なうパーソナリゼーシヨン
は、フロント エンド オブ ライン（FEOL）
パーソナリゼーシヨンと呼ばれ、一方、製造プロ
セスの遅い段階で行なうパーソナリゼーシヨン
は、バツク エンド オブ ライン（BEOL）パ
ーソナリゼーシヨンと呼ばれている。米国特許第
4208727号に、製造中否定変更を施こしてFETメ
モリセルをパーソナライズしたROMが示してあ
る。
［発明が解決しようとする問題点］ ROMの製造においては、記憶するビツト数を
最大にするために、メモリデバイスのサイズを小
さくする努力がなされている。メモリデバイスは
小さなサイズになつてきたが、しかし、多様なデ
ータの書込みが簡単に行なえるものになつていな
かつた。それに、製造プロセスの遅い段階までメ
モリのパーソナリゼーシヨンを保留して、固定プ
ログラムの最新の変更をメモリに書込むことが望
ましいのであるが、そのようなことが可能なメモ
リデバイスが、これまでなかつた。
［問題点を解決するための手段］ 本発明の目的は、多様なデータの書込みが製造
プロセスの遅い段階で簡単に行なえるメモリデバ
イスを提供することである。
本発明によるメモリデバイスは、抵抗性ゲート
のFETを用いてゲートの抵抗値をパーソナライ
ズしたものであり、回路素子の数は少なく小さな
サイズとなつている。
そのような抵抗性ゲートのFETは、ゲートの
一方の端がメモリセルのアクセス線即ちワード線
につながり、ゲートの他方の端がFETのソース
及びドレインのうちのいずれかにつながつている
ものである。ソース及びドレインのうちゲートに
つながつていない方は、メモリセルのデータ線即
ちビツト線につながつている。アクセス線とデー
タ線の間に所定の電圧が存在すると、それらの線
の間に電流が流れる。この電流は、抵抗性ゲート
の抵抗値及びFETのチヤンネル領域のDCインピ
ーダンスの関数になつている。
本発明による抵抗性ゲートのFETを用いて、
ROSマトリツクスアレイを構成することができ
る。メモリセルには、抵抗性ゲートの抵抗値に従
がつて２進データ又は多数レベルのデータを記憶
させることができる。抵抗性ゲートの抵抗値は、
例えば、ゲートにポリシリコンを用い製造プロセ
スのある遅い段階で、イオン注入により選択的に
不純物をポリシリコンにドープして、制御するこ
とができる。
［実施例］ 第１図に、本発明によつて構成したメモリセル
の回路を示す。第２図に、第１図のメモリセルの
等価回路を示す。本発明によるメモリセルは、抵
抗性ゲートのFET２から成る。このFET２には、
ソースとドレインをなす部分３と４がある。これ
らの部分の間がチヤンネル領域である。これらの
部分は、基板に形成した拡散領域に対応する。周
知のように、FETは、両方向性デバイスなので、
ソース領域とドレイン領域とは、置換可能であ
る。これらの拡散領域に付ける各称は、チヤンネ
ルを流れる電流の方向によつて決まる。電流は、
ドレインからソースに流れる。従つて、第１図の
回路では、FET２のソース３が基準電位例えば
アースGNDにつながつている。ドレイン４は、
電圧源VDDにつながつている。第１図のデバイス
は、入力信号を受取る端子VINに一方の端がつな
がつている抵抗性ゲート５を含む。ゲート５の他
方の端は、電源VDDとドレイン４との間のノード
７につながつている。FET２のしきい値を越え
るのに十分な値をなす端子VINへの入力電圧によ
つて、FET２は導通することになる。なぜなら、
入力端子VINを介してゲート５に十分大きな入力
電圧を印加することにより、ソース３とドレイン
４との間のチヤンネル領域に、しきい値を越すの
に十分な電界を生じ、ドレインからソースへ電流
が流れるようにするからである。
第２図にした等価回路より、抵抗性ゲートの
FETメモリセルを反転回路と見ることもできる。
ノード７からVOUTを取出すとすると、次の関係
が成り立つ。即ち、 Vout＝RFET／RL＋RFET×Ｖ ここで、RFETは、FETのチヤンネルについて
のDCインピーダンスであり、RLは、抵抗性ゲー
トの抵抗値に対応する。
RL≫RFET（FETがオン）のとき、Vout〜OV、
ＩI1である。
RL≪RFET（FETがオフ）のとき、VoutVDD、
ＩI2である。
従つて、出力電流は、抵抗値RLの関数となる。
RLの値を制御することにより、電流I1及びI2の
値を変えることができる。このことは、記憶デー
タを調べるのに使用できる。最も簡単な場合に
は、選択メモリセルからの出力電流がRLによつ
て決まる２つの電流値のうちのいずれかをなすよ
うに、RLを２つの抵抗値うちのいずれかにする。
こうして、２レベル即ち２進のメモリセルを作る
ことができる。また、例えばRLの値を３つの所
定値のうちのいずれかにするなら、３レベル即ち
３進のメモリデバイスを実現できる。
FETの導通状態を選択的に制御することによ
り、メモリセルの選択を制御するこができる。従
がつて、メモリセルを選択すると、セルのFET
がオンになり、FET２の抵抗性ゲートなすゲー
ト抵抗５及びFET２のチヤンネル領域を電流が
流れる。本発明によるメモリセルをROSマトリ
ツクスの行線と列線との交点に設けるなら、入力
端子VINをアクセス線即ちワード線につなぎ、メ
モリセルをなすFETのソースをデータ線即ちビ
ツト線につなぐと良い。そして、ワード線の電位
をVDD上げ、ビツト線の電位をアースに下げる
と、FET２は導通することになる。
本発明による抵抗性ゲートのFETメモリセル
では、抵抗性ゲート５の抵抗値を制御することに
より、メモリセルの抵抗値を制御する。抵抗性ゲ
ートは、FET自体の一部分をなすので、何らさ
らに抵抗素子を必要としない。このために、小さ
なサイズのメモリセルを実現できる。さらに、公
知の抵抗性ゲートFET製造技術では、製造プロ
セスの遅い段階にゲート抵抗を定めることができ
るので、BEOLパーソナリゼーシヨンを実施する
ことができる。
抵抗性ゲート５の抵抗値を制御することについ
ては、本発明の技術を満足するように種々の通常
技術を使用することができる。抵抗性ゲートをポ
リシリコンで作ると良い。ポリシリコンゲートの
抵抗値は、例えば、イオン注入によつて変えるこ
とができる。P.K.KO et al Design and
Performance of Resistive Gated MOS FETs
for Anaalog Integrated Circuits，
INTERNATIONAL ELECTRON DEVICES
MEETING，pp506〜509，December5，1979を
参照されたい。米国特許第4158239号に示してあ
るように、例えば、75乃至100KeVの加速エネル
ギ及び約1015原子／cmの注入量で、燐のようなｎ
型不純物をイオン注入すると、ポリシリコンの導
電性を選択的に増加させることができ、ポリシリ
コンの抵抗値を選択的に変えることができる。当
業者には明らかなとおり、ポリシリコンの抵抗値
を変えるのに使用できる技術は、数多く存在す
る。本発明のメモリセルにおける抵抗性ゲートの
抵抗値を変える技術が特定のものに限定されない
ことに、注意すべきである。
第３図には、本発明によるメモリセルで構成し
たROSメモリマトリツクスが示してある。この
ROSメモリマトリツクスには、複数のワード線
WL１乃至WLm及び複数の交差するビツト線BL
１乃至BLnが存在する。メモリセルMC１１、
MC２１、〜MCmnは、図示したように、ワード
線とビツト線の交点に配置してある。各メモリセ
ルは、本発明による抵抗性ゲートのFETから成
る。この抵抗性ゲートFETは、所望データ値に
従つてその抵抗値が選択してある抵抗性ゲートを
有する。各ワード線は、スイツチを介して２つの
電圧源のうちのいずれか即ちGND又はVDDにつな
がる。機械的なスイツチを図示しているが、電子
スイツチを用いて良いことは、当業者の理解する
ところである。各ワード線の反対側の端は、適切
な成端Ｔ１，Ｔ２、〜Tmにつながつている。
各ビツト線は、検出器DC１、〜DCmにつなが
つている。そして、各検出器は、スイツチを介し
て２つの電圧源のうちのいずれか即ちGND又は
VDDにつながつている。
各メモリセルは、抵抗性ゲートの一方の端がワ
ード線につながつている抵抗性ゲートFETから
成る。抵抗性ゲートの他方の端はFETのソース
又はドレインにつながつている。抵抗性ゲートに
つながつていないドレイン又はソースは、ビツト
線につながつている。さて、ROSマトリツクス
の動作について説明する。メモリセルの選択は、
その関係するワード線及びビツト線のスイツチを
制御することにより行なう。メモリセルを選択す
ると、ソースがアースされ、ゲートの一方の端が
つながつているワード線の電位が、FETのしき
い値VTよりも大きくなり、FETが導通する。選
択しないデバイスは導通しない。なぜなら、それ
らのゲートはアースされているか、又はそれらの
ソース及びゲートがともに、高い電位即ちVDDに
バイアスされているからである。第３図では、メ
モリセルMC２２を選択している。スイツチが第
３図のような状態の場合には、他の全てのセル
は、それらのトランジスタが導通しないので、選
択されない。例えば、メモリセルMC１１は、そ
れにつながつているワード線がアース・レベルに
あるので、導通しない。しかしながら、メモリセ
ルMC２２のFET２は、導通する。なぜなら、ワ
ード線WL２が電圧源VDDにつながり、そのソー
スがビツト線BL２を介してアースにつながるか
らである。
検出器DC２は、電流I1を検出するように動作
する。この電流I1は、ワード線WL２からメモリ
セルMC２２の抵抗性ゲート及びチヤンネル領域
を通つてビツト線BL２に流れる電流である。
抵抗性ゲートのFETをマトリツクスに配置し
たROSアレイについて説明した。各FETでは、
ゲート電極の一方の端をワード線に接続し、他方
の端をFETのドレインに接続している。そして
FETのソースをビツト線を接続している。FET
を選択すると、そのソースはアースにされそのゲ
ートにつながつているワード線の電位がしきい値
よりも大きくなつて、FETは導通する。選択し
たFETを流れる電流は、ゲート電極の抵抗値及
びドレインとソース間のインピーダンスの関数と
なつている。製造プロセスの遅い段階で選択的な
イオン注入によりゲート電極の抵抗値を制御し
て、モリデバイスにデータを書込むことができ
る。このように、抵抗性ゲートの抵抗値レベルの
数を選択することにより、２進データはもちろん
のこと多数レベルのデータを記憶することができ
る。
［発明の効果］ 本発明により、抵抗性ゲートの抵抗値を変える
だけで、多様なデータを製造プロセスの遅い段階
で簡単に書込むことができるメモリデバイスが達
成された。本発明によるメモリデバイスは、この
ように抵抗値を種々に設定できるので、多数レベ
ルのデバイスのデータを記憶させることができ
る。また、本発明によるメモリデバイスは、ゲー
ト自体を抵抗にしているので、FET以外に回路
素子は不要であり、従がつて、小さなサイズにで
きる。
【図面の簡単な説明】
第１図は、本発明によるメモリセルの回路図、
第２図は、本発明によるメモリセルの等価回路
図、第３図は、本発明によるメモリセルを用いた
ROSアレイの回路図である。

Claims (1)

  1. 【特許請求の範囲】 １ ゲート電極が抵抗性の電界効果トランジスタ
    から成るリードオンリメモリ用セルであつて、 前記ゲート電極の一方の端がアクセス線にそし
    て他方の端が前記電界効果トランジスタのソース
    領域及びドレイン領域のうちの一方に接続される
    とともに、前記ソース領域及びドレイン領域のう
    ちの他方がデータ線に接続され、前記ゲート電極
    の抵抗値で記憶データのレベルが規定される前記
    セル。 ２ 前記ゲート電極が多結晶物質から成る、特許
    請求の範囲第１項記載のリードオンリメモリ用セ
    ル。
JP59149811A 1983-09-08 1984-07-20 リ−ドオンリメモリ用セル Granted JPS6061998A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/530,451 US4583201A (en) 1983-09-08 1983-09-08 Resistor personalized memory device using a resistive gate fet
US530451 1983-09-08

Publications (2)

Publication Number Publication Date
JPS6061998A JPS6061998A (ja) 1985-04-09
JPS638558B2 true JPS638558B2 (ja) 1988-02-23

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ID=24113681

Family Applications (1)

Application Number Title Priority Date Filing Date
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Country Status (4)

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US (1) US4583201A (ja)
EP (1) EP0139923B1 (ja)
JP (1) JPS6061998A (ja)
DE (1) DE3475845D1 (ja)

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