JPS6385910A

JPS6385910A - デジタルサ−ボ装置

Info

Publication number: JPS6385910A
Application number: JP61231719A
Authority: JP
Inventors: Kenji Ito; 健司伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-16
Also published as: EP0262952A3; CN87107593A; DE3784295D1; EP0262952A2; DE3784295T2; EP0262952B1; CN1006257B; US4827201A; KR920001360B1; KR880004454A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばビデオテープレコーダ（以下ＶＴＲ
と記す）のサーボ系をデジタル化したデジタルサーボ装
置に関し、特に、キャプスタンサーボ系のように種々の
モータ回転数に対処して系を安、足代させる装置に係わ
るものである。

゛　　′ハ、、。

（従来の技術）ＶＴＲのサーボ系のように高精度、高安定化が要求され
るサーボ装置においては、デジタルサーボ装置が非常に
有効である。

第１１図は従来のデジタル周波数弁別器の構成を示して
いる。入力端子８にはクロックＣＫが入力されこのクロ
ックＣＫは入力制御部を構成するアンド回路７の一方端
子と、シーケンサ１に入力される。シーケンサ１は、被
計測信号ＦＣが入力すると、これに同期して第１２図に
示すようなタイミング信号を発生する。以下第１２図を
併用して説明する。被計測信号ＦＧとしては例えば、Ｖ
ＴＲのキャプスタンモータの回転を検出する回転検出装
置からの検出パルスである。シーケンサ１からの停止信
号５ＴＯＰは、アンド回路７１ニー供給され、クロック
ＣＫがプリセッタブルアップカウンタ２（以下アップカ
ウンタと称する）に供給されるのを停止する。またシー
ケンサ１からのラッチ信号ＬＡＴＣＨは、カウンタ２の
動作が安定した例えば５クロツク後、ラッチ回路３．４
のラッチパルス入力端子に供給される。ラッチ信号ＬＡ
ＴＣ１１が入力されたときに、ラッチ回路３はアップカ
ウンタ２の下位からＭビットをラッチし、ラッチ回路４
は、アップカウンタ２の上位Ｌビットをデコーダ５によ
りデコードした出力ＦとＧをラッチする。

このラッチ動作の得られた後に、シーケンサ１からプリ
セット信号ＰＲＥＳＥＴが得られ、これはアップカウン
タ２のプリセット端子に供給される。プリセットデータ
は、メモリ（ＲＯＭ）に記憶されているデータが用いら
れる。

このプリセットがあった後に、アップカウンタ２は再び
カウント動作を得るように、アンド回路７がシーケンサ
１からの信号で導通状態とされる。

デコーダ５は、Ｌビットの内容を判定して、オール１の
場合はリニア範囲を示すリニア範囲判定信号Ｆを出力し
、さらにカウンタにキャリーがあった場合はキャリー判
定信号Ｇを出力する。以下この意味を第１３図を併用し
て説明する。

第１３図に示すように、被計測信号ＦＧが入力すると上
記システムは、プリセット値ＮＰを初期値としてアップ
カウンタ２の計数動作が開始される、同図のＣＮＴで示
す実線は、カウントアツプの変化状況を示している。今
、デコーダ５に入力するＬビットが３ビツトであるどす
ると、このＬビットがオール１になるまでに、下位のＭ
ビットの内容は、ＣＮＴに破線で示すように３サイクル
繰返すことになる。ここで、次の被計測信号ＦＧが、点
線で示す位置に現れるものとすると、はぼ時点ｔ１のデ
ータが、ラッチ回路３にラッチされることになる。この
時点ｔ１は、リニア範囲にあるので、ラッチ回路３の出
力データは、図示していないが、次段のパルス幅変調回
路に供給され、パルス幅を設定するためのデータとして
利用される。

パルス幅変調回路の出力は、さらに次段の低域フィルタで平滑され、キャプスタンモ
ータの駆動回路に対して回転数制御電圧として利用さる
。

上記のラッチ回路４の出力は、現在の時点がリニア範囲
にあるか否かを示すもので、信号ＦとＧが共にローレベ
ルでをれば、検波特性の下限以下であることを示し、信
号Ｆがハイレベル、信号Ｇがローレベルであればリニア
範囲であることを示し、信号Ｆがローレベル、信号Ｇが
ハイレベルであればリニア範囲の上限以上で有ることを
示す。

したがって、ラッチ回路４の内容は、ラッチ回路３の出
力データを採用するか否かを決定するのに利用される。

これをまとめると、となる。

プリセット値ＮＰは、リニア範囲のセンター（２’　／
２）が、中心周波数ｆＯの被計測信号ＦＧが到来したと
きに得られるように設定されている。より具体的には、
クロック周波数をｆ　ｃｋとすると（ｆｅｋ）／　（ｆｏ）＝２Ｎ−２Ｍ−１−ＮＰ＋ＮＳ
より、ＮＰ−２Ｎ　−２＋ＮＳ−（ｆｃｋ）／　（ｆＯ）ここ
で、ＮＳはシーケンス期間のクロックストップ数である
。

第１４図は、従来のデジタル位相比較器の構成例を示し
ている。

シーケンサ１１は、比較信号ＣＯＨにより、クロックＣ
Ｋでタイミングをとり、第１５図に示すタイミング信号
（ストップ信号５ＴＯＰ、ラッチ信号ＬＡＴＣ１１）を
出力する。ストップ信号５ＴＯＰはく′アン１回路１５
の一方に供給され、クロックＣ″ｋがアンド回路１５を
介してアップカウンタ１２に入力するのを阻止する。そ
してラッチ信号Ｌ　Ａ　Ｔ　Ｃ１１は、カウンタ１２が
停止して安定したところで（例えばクロック５個目）発
生し、アップカウンタ１２の内容をラッチ回路１３に保
持する。ラッチ信号ＬＡＴＣＨの発生の後、ストップ信
号５ＴＯＰは再び、クロック出力を解除してアップカウ
ンタ１２へのクロック入力を開始させる。

基準信号ＲＥＦは、第１６図に示すようなデユーティの
矩形波であり、例えばローレベル０の期間はアップカウ
ンタ１２を強制的にリセットする。

このときは、アップカウンタ１２は、出力を０に保持す
る。基準信号ＲＥＰがハイレベル１になると、アップカ
ウンタ１２はリセットが解除され、アップカウントを開
始する。アップカウンタ１２はり白ツクＣＫをカウント
し続け、オール１になると、これがオール１検出回路１
４により検出される。

オール１検出回路１４は、オール１を検出したときに、
その検出出力をインバータ１６を介してアンド回路１５
に供給し、クロックＣＫがアップカウンタ１２に入力す
るのを禁止する。この禁止により、アップカウンタ１２
は、オール１状態を保持し、この状態は、基準信号ＲＥ
Ｐがローレベル０になって強制的にリセットするまで続
けられる。

第１６図はその様子を示している。この一連の動作によ
り、アップカウンタ１２の内容ＣＮＴは、基準信号ＲＥ
Ｐに対して第１６図に示すように台形波の特性を得る。

ここで、比較信号ＣＯＨの到来時に、台形波のスロープ
部に位置するカウンタ内容ＣＮＴをう・ソチ回路１３に
ラッチするようにすれば、基準信号に対する比較信号の
位相差がアップカウンタ１２のカウンタ内容であられさ
れることになる。つまり、基準信号ＲＥＰを比較信号Ｃ
ＯＭとの位相比較が実現されることになる。ラッチ回路
１３のう・ソチ内容は、図示していないがサーボモータ
の位相制御情報として利用される。

上記の回路において、基準信号ＲＦＰと比較信号ＣＯＭ
との位相差零を台形波のスロープの半分の位置（カウン
タビット数をＮとすると２　　）とすＮ−するには、基準信号に対して２　　だけ進んだ位相で、基
準信号ＲＥＩ’をハイレベル１にすることで可能である
。

第１７図は、ＶＴＲキャプスタンサーボ系の構成例を示
す。例えばＶＨ３方式の場合、キャプスタン基ではＳＰ
／ＬＰ／ＢＰの３種類の記録スピードが有るとともに、
高速再生のための種々のモータ回転数を制御する必要が
ある。例えばＮ倍速度再生時には、被計測信号ＦＧ、比
較信号ＣＯＭ共にＮ倍になるために、まず、各信号を１
／Ｎに分周してそれぞれ、周波数弁別、位相比較を行な
う。つまり、第１７図に示すように、分周器２１．２４
かそれぞれ被計測信号ＦＧ、比較信号ＣＯＭを分周し、
その分周出力を周波数弁別器２２、位相比較器２５に供
給している。この周波数弁別器２２、位相比較器２５の
出力は、パルス幅変調波のリップル成分を除去するフィ
ルタ２３．２６を介して、いわゆるＡＦＣとＡＰＣ制御
電圧を合成する利得補正増幅器２７に入力される。Ｎ倍
速度再生時には、１／Ｎ分周により利得が低下している
ので、利得補正増幅器２７は、その利得をＮ倍に設定さ
れ、ループ全体の利得が同一になるように切換えられる
。この利得補正増幅器２７から得られた出力は、駆動増
幅器２８、ドライブトランジスタ２９を介してサーボモ
ータ３０に供給される。

（発明が解決しようとする問題点）従来のＶＴＲにおけるキャプスタンサーボ回路は上記の
ように構成されるが、第１７図に示す構成を集積化しよ
うとすると、斜線で示す範囲を集積化することができ、
ピンＰ１〜Ｐ５が必要である。また利得補正増幅器２７
を必要とし、その利得切換え回路を構成するためのアナ
ログスイッチも必要である。このため従来のサーボ回路
は、ＩＣのチップ面積が大きくなるとい”う問題がある
。

そこでこの発明は、集積化の際ピン数を少なくすること
ができ、かつチップ面積の低減を得るデジタルサーボ装
置を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）この発明では、カウンタに入力するクロックを制御し、
前記カウンタの下位側Ｍビットと上位側Ｌビットを利用
するサーボ装置において、被計測パルスが入力したとき
に、入力制御部を制御することでクロックのカウンタ入
力を停止させる手段と、これに続いて所定のＭビットの
最上位ビットをラッチする上位ビットラッチ手段と、こ
れに続いてカウンタの内容を上位方向に所定ビットシフ
トさせる手段と、前記上位ビットラッチ手段の出力と前
記カウンタのシフトされた所定の上位Ｌビット出力を用
いて前記ラッチ手段の内容の上限、下限及びこの間のリ
ニア範囲を判定する判定手段とを具備し、上記シフト機
能を加えることで検波利得を可変できるようにしたもの
である。

（作用）上記のように、デジタル検波回路の検波利得を可変でき
るようにすることで、大幅な素子の増加なしで、要求さ
れる機能を満足させることができかつ、ループ利得切換
えをデジタル処理部でえられるため、集積化するときも
チップ面積の小さくするのに有効であり、またピン数を
低減することができる。

（実施例）以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、キャプスタンサー
ボにおけるデジタル周波数弁別回路に適用した例である
。シーケンサ３１には、被計測信号ＦＧとクロックＣＫ
が供給される。クロックＣＫはまた、入力制御部を構成
するアンド回路３２の一方の端子に供給される。

シーケンサ３１は、被計測信号ＦＣが入力すると、これ
に同期して第２図に示すようなタイミング信号を発生す
る。以下第２図を併用して説明する。被計測信号ＦＧと
しては例えば、ＶＴＲのキャプスタンモータの回転を検
出する回転検出装置からの検出パルスである。シーケン
サ３１からの停止信号５ＴＯＰは、アンド回路３２に供
給され、クロックＣＫがカウンタ３３に供給されるのを
停止する。

ここで、従来のものと異なる点を先に説明しておく。カ
ウンタ３３は、プリセッタブルアップカウンタとして機
能するとともにシフトレジスタとしても機能するものが
使用される。この機能切換え信号ｅ／ｓはシーケンサ３
１から、第２図に示すタイミングで得られる。またこの
回路は検波利得が切換えられるのであるから、所望のリ
ニア範囲の検出手段が異なる。

第１図、第２図に戻って説明する。カウンタ３３に入力
するクロックＣＫが停止されてから例えば５クロツク後
（カウンタが安定する）、シーケンサ３１は、該カウタ
３３をシフトモードに切換える。また、シフトモードに
切換えると同時に、カウンタ３３の所定の下位ビット（
Ｍビット）の内の最上位ビットＱＭを上位ビット処理回
路３４にラッチするために、上位ラッチ信号ＭＳＢ　Ｌ
ＡＴＣＨを発生する。次にシーケンサ３１は、アンド回
路３２を制御し、クロックＣＫを例えば５クロック分カ
ウンタ３３に供給する（第２図の時点１１１〜ｔ１２）
。

この後は、データラッチ信号ＤＡＴＡ　ＬＡＴＣＩ＋を
発生し、ラッチ回路３５．３８に供給する。う・ソチ回
路３５は、シフトした後のカウンタ３３の内容（Ｍ−１
）ビットと先にラッチしておいたＱＭのデータをラッチ
することになる。また、ラッチ回路３８は、上記ビット
処理回路３４のデータの出力信号に、Ｌをラッチするこ
とになる。ラッチ回路３５に保持されたデータは、サー
ボモータの回転周波数制御信号として利用され、ラッチ
回路３８に保持されたデータは、回転制御用のデータが
リニア制御範囲内にあるのか、又は回転制御用のデータ
がリニア範囲の上限以上か又は下限以下かをかを示す。

上記のように、ラッチ回路３５．３８のラッチ動作の後
は、シーケンサ３１はプリセット信号ＰＲＥＳＥＴを発
生し、カウンタ３３をプリセットする。

このときのプリセット値はメモリ（ＲＯＭ）３９に記憶
されている。そして、再び、クロック停止状態を解除し
、カウンタ３３のカウント動作を開始させる。

次に、上位ビット処理回路３４の動作およびその原理に
ついて説明する。

上記ビット処理回路３４は、検波利得を可変した場合に
ビットシフトにより、リニア範囲が変化するので、所望
のリニア範囲を検出するために動作する。

第３図は、１ビツトシフトの場合（６ｄＢの利得アップ
）の利得可変原理を説明するために示している。同図（
Ａ）の実線は、シフト動作を行なわない場合の元の検波
特性であり、点線が１ビツトシフトした場合の検波特性
であり、検波特性の傾きを２倍にしている。同図（Ｂ）
の点線は、１ビツトシフトにより得られる検波特性であ
り、実線は、そのうちの最上位ビットを除いて得られる
検波特性である。つまり、最上位ビットＱＭを用いた検
波特性は、ＱＭ−０から、ＱＭ−１になるまでに０Ｍ以
下のビット内容は同図（Ｂ）に示すように２回（サイク
ル）同様な内容を繰返す。このうち前記上位ビットを除
くと、ＱＭ−１が上記２サイクルの間に、０．１．０．
１と４回変化する。

ここで、ＱＭ−０のとき（図の左側）には、０１〜０Ｍ
−１までの出力データをそのまま使用し、ＱＭ−１のと
き（図の右半分）は、０１〜０Ｍ−１までの出力データ
に、検波特性のセンター値を加算するようにすれば、同
図（Ｃ）に示すような検波特性を得ることができる。

従って、所望のリニア範囲として、図に示す萄囲を使用
し、この範囲の上限以上をキャリー範囲とすればよい。

上記のリニア範囲判定信号に、キャリー判定信号しは、
具体的には、例えば第４図に示すような回路で得られる
。

以下上位ビット処理回路３４の具体例を第４図、第５図
を参照して説明する。第３図に示した１ビツトシフトの
場合、リニア範囲を識別するには、ＱＭ−０でＱＭ−１
−１の場合と、Ｑ　Ｍ　−１でＱＭ−１−０の場合がリ
ニア範囲となる。

同様な考えにより第５図は、４ビツトシフトの場合のリ
ニア範囲を識別するためのテーブルを示している。４ビ
ツトシフトの場合のリニア範囲は、第５図に斜線で示す
範囲のデータを判定すればよい。即ち、ＱＭが０で、Ｑ
Ｍ−１以下の３ビツトがオール１であること、または、
ＱＭが１でＱＭ−１以下の３ビツトがオール０であるこ
とである。

この判定を行なうのが、第３図の回路である。

フリップフロップＦＦｌは、ＱＭをラッチする回路であ
る。フリップフロップＦＦ２は、ラッチ信号ＭＳＢ　Ｌ
ＡＴＣＨでセットされ、その出力Ｑ２とＱＭのアンド出
力をデータ入力とする回路である。したがって、ＱＭ　
（Ｌかしこのときはクロックにより１ビツトカウタがシ
フトされているから実際にはＱＭ−１の内容が入力する
）が０であった場合は、アンド回路Ｇ１の出力も０とな
り、次にクロックＣＫが供給された時には出力Ｑ２は０
となる。また逆に、ＱＭが１であった場合は、アンド回
路Ｇ１の出力が１となり、次にクロックＣＫが供給され
た時には出力Ｑ２は１となる。

このようにシフト動作が進むに連れて、ＱＭ。

Ｑ　Ｆｖｌ　−１、ＱＭ−２、Ｑ　Ｍ　−３が順次アン
ド回路Ｇ１の一方に供給される。この結果、アンド回路
Ｇ１の出力は、ＱＭ−１以下のビットの論理積をとって
いることになり、ＱＭ−１〜ＱＭ−３がオール１のとき
ハイレベル１を出力する。つまり第５図の斜線の左側の
領域を検出したことに相当する。

フリップフロップＦＦ３は同様に、ラッチ信号ＭＳＢ　
ＬＡＴＣ）ｆによりクリアされ、その出力Ｑ３とＱＭと
の論理和出力をデータ入力とする回路である。オア回路
Ｇ２は、フリップフロップＰＦ３の出力Ｑ３と、ＱＭ入
力部から導入されるビット（ＱＭ−１、ＱＭ−２、ＱＭ
−３）の論理和を得る回路である。この回路の出力は、
ＱＭ−１ビツト以下のオール０を検出することになり、
オール０のとき０を出力する。

よって、アンド回路Ｇ１の出力と、オア回路Ｇ２の出力
をインバータＧ３で反転した出力とを、オア回路Ｇ４に
供給してとりだせば、その出力が、ハイレベルのときが
リニア範囲である。

モしてオア回路Ｇ４の出力と従来がら宜るデコーダ３６
からの出力（利得を変えない場合に得られるリニア範囲
を示す信号Ｆ）とをアンド回路Ｇ５に供給して、このア
ンド回路Ｇ６の出力を最終的なリニア範囲判定信号とし
て用いるようにしている。またアンド回路Ｇ６には、先
のフリップフロップＦＦＩの出力と、オア回路Ｇ２の出
力が供給される。このアンド回路Ｇ５は、第５図に示す
判定出力を得ることができ、キャリー出力を判定するこ
とになる。アンド回路Ｇ５の出力は、従来のリニア範囲
判定出力とともにアンド回路Ｇ７に供給され、さらにこ
のアンド回路Ｇ７の出力と従来のキャリー判定信号Ｇと
がオア回路Ｇ８に供給され、最終的なキャリー出力りと
して導出される。

上記のように第３図に示した、リニア範囲判定信号にと
キャリー判定信号りが得られることになる。

上記したようにこの発明は、デジタル検波回路に対して
、利得可変機能を持たせることができる。

なお従来と同様の動作を得ようとすれば、カウンタ３３
のシフト動作を省略するようにシーケンサ３１を切換え
設定することで容易に達成できる。

このような回路を、ＩＣ化すると第６図に示すような構
成となる。即ち、分周器２１％２４は従来と同様である
。しかし、利得可変可能なデジタル周波数弁別器２２Ａ
、及び位相比較器２５Ａを採用することにより、従来の
ようにＡＦＣ出力とＡＰＣ出力を合成する増幅器として
は、駆動増幅器２８Ａを直接利用することができ、アナ
ログ回路を低減することができる。なお第６図において
従来と同じ部分には同一符号を付して説明は省略する。

ＩＣ化部分は斜線で示す領域であるが、この範囲の素子
数は先に説明したように大幅な増加ではない。

第７図は、この発明をデジタル位相比較器に適用した例
である。

シーケンサ４１は、比較信号ＣＯＨにより、クロックＣ
Ｋでタイミングをとり第８図に示すようなタイミング信
号（ストップ信号５ＴＯＰ、機能切換え信号Ｃ／Ｓ　、
上位ラッチ信号ＭＳＢ　ＬＡＴＣＨ、チー　タラッチ信
号ＤＡＴＡ　ＬＡＴＣＩＩ）を出力する。ストップ信号
５ＴＯＰは、アンド回路４５に供給され、クロックＣＫ
がこのアンド回路４５を介してアップ及びシフトカウン
タ４２に入力するのを阻止する。カウンタ２４が安定し
たところで（クロック５個分経過）、機能切換え信号Ｃ
／Ｓは、カウンタ４２をシフトモードに借換える。また
この時、カウンタ４２の最上位ビットＱＭは、上位ビッ
ト処理回路５０のラッチ部４７に、シーケンサ４１から
の上位ラッチ信号ＭＳＢ　ＬＡＴＣＨによりラッチされ
る。次に、シーケンサ４１は、アンド回路４５のクロッ
ク阻止状態を解除し、例えば５クロック分のクロック入
力を許容する。これにより、カウンタ４２のカウント内
容はシフトされ、このシフトが終わったときに、データ
ラッチ信号ＤＡＴＡ　ＬＡＴＣＨが発生される。このデ
ータラッチ信号ＤＡＴＡ　ＬＡＴＣＨは、ラッチ回路４
３．４９に供給される。これにより、ラッチ回路４３は
、カウンタ４２のシフト後のＱＭ−１ビツト及び、シフ
ト前の最」二位ビットＱＭをラッチする。またラッチ回
路４９は、上位ビット処理回路５０の判定出力をラッチ
する。上位ビット処理回路５０については、第９図、第
１０において説明する。

データラッチ信号ＤＡＴＡ　ＬＡＴＣＨにより、データ
ラッチが行われたあとは、再びシーケンサ４１は、スト
ップ信号５ＴＯＰを解除し、カウンタ４２のカウント動
作を続けさせる。そして、二〇カウンタ４２のカウント
内容が、オール１になると、これをオール１検出回路４
４が検出し、その検出出力をインバータ４６を介してア
ンド回路４５に供給し、カウンタ４２へのクロック入力
を禁止する。

この後は、基り信号ＲＥＦが到来するまでカウンタ４２
はそのままとなり、基準信号ｖｅｒが往来したときにリ
セットされる。そして再び上記した比較信号ＣＯＭが到
来したときから、第８図のシーケンス動作を行ない、基
準信号ＲＥＦと比較信号ＣＯＭとの位相差データを検出
することになる。

第９図、第１０図は上位ビット処理回路５０の具体例を
示している。この回路は、フリップフロップＦＦＩＩ　
−ＰＦ１４、アンド回路Ｇｌｌ、Ｇ１５、ＧｌＢ、Ｇ１
７、オア回路Ｇ１２、Ｇ１４、Ｇｌｇにより構成される
。

フリップフロップＰＦＩＩは、上位ラッチ信号ＭＳＢ　
ｌ、ＡＴＣＨにより、カウンタ４２の上位ビットＱＭを
ラッチする。このフリップフロップＦＰＩＩのデータ入
力端子には、カウンタ４２の最上位ビット端子が接続さ
れている。したがって、カウンタ４２がシフトされると
きには、０Ｍ以下のビットのデータＱＭ−１、ＱＭ−２
、・・・が順次入力する。

上位ラッチ信号ＭＳＢ　ＬＡＴＣＩＩは、フリップフロ
ップＰＦ１２に対しては、セット信号として作用し、ま
たフリップフロップＦＦ１３に対してはリセット信号と
して作用する。さらにフリップフロップＦＰ１２、ＦＰ
１３にはクロックＣＫが入力される。

フリップフロップＦＦＩ　２は、その出力ＱとＱＭ入力
部のアンド出力をデータ入力とする。アンド回路Ｇｌｌ
は、ＱＭ−１以下のビットの論理積をとっていることに
なる。

フリップフロップＰＰ１２は、ラッチ信号ＭＳＢ　ＬＡ
ＴＣＨによりクリアされ、その出力ＱとＱ　Ｍ入力部か
らの信号との論理和出力をデータ入力とする回路である
。このオア回路Ｇ１２の出力を反転したものと、アンド
回路Ｇｌｌの出力とをオア回路ＧＩ４を介してとりだす
ことで、リニア範囲判定出力を得ることができる。アン
ド回路ＧｌＢは、オール１検出回路の反転出力をフリッ
プフロップＦＦＬ４でラッチしておいた出力との論理積
をとって出力する回路である。キャリー判定出力は、オ
ア回路Ｇ１２の出力が供給されるアンド回路Ｇ１５、ア
ンド回路ＧＬ７、オア回路０１ｇ等のロジック回路で得
られる。

上記の上位ビット処理回路５０の動作原理も先の第４図
の回路と同じであるが、この回路はデコーダからの出力
を使用するのと異なり、オール１検出回路４４からの反
転出力をフリップフロップＰＰ１４でラッチしておき使
用している。

第１０図は、１ビツトシフトを行なうようにした場合の
検波特性の変化を示している。破線で示す特性が利得を
可変した場合（１ビツトシフトを行なった場合）の検波
特性である。最初にラッチしたＱＭが、１であればリニ
ア範囲の可能性がある。ここでアンド回路Ｇｌｌの出力
とオア回路Ｇ１２の出力を見ることで、リニア範囲判定
出力、またはキャリー判定出力を得ることができる。

［発明の効果］以上説明したように、カウンタの検波用データを、上位
方向へ所定；シフトする手段と、この時に検波には不要
となる上位ビットを用いて必要なリニア範囲に対応する
判定信号を作成する手段と、この動作を確立するシーケ
ンサとを備えることで、検波利得を可変することが可能
なデジタル周波数弁別回路、又は位相比較器を得ること
ができる。しかもこの回路は、大幅な素子の増加なしで
実現できる。これにより、集積化するにも、チップ面積
の低減、ピン数の低減に有効となる。なお第１図の実施
例では、カウンタ３３をシフトタイプのものとしたが、
−旦カウンタの内容をラッチしてシフトさせる構成とし
てもよい。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作説明のために示したタイムチャート、
第３図は第１図の回路の動作を説明するのに示した説明
図、第４図は第１図の回路の一部を詳しく示す図、第５
図は第４図の回路の動作を説明するのに示した説明図、
第６図はこの発明の詳細な説明するのに示した集積回路
説明図、第７図はこの発明をデジタル位相比較回路に適
用した実施例を示す回路図、第８図は第７図の回路動作
を説明するのに示したタイムチャート、第９図は第７図
の回路の一部を示す回路図、第１０図は第７図の回路の
検波特性を説明するための説明図、第１１図は従来のデ
ジタル周波数弁別回路を示す図、第１２図、第１３図は
第１１図の回路の動作を説明するのに示した動作説明図
、第１４図は従来の位相比較器を示す回路図、第１５図
、第１６図は第１４図の回路の動作を説明するのに示し
た動作説明図、第１７図は従来の回路の集積回路化を示
す図である。３１・・・シーケンサ、３２・・・アンド回路、３３・
・・カウンタ、３４・・・上位ビット処理回路、３５．
３８・・・ラッチ回路、３６・・・デコーダ。

Claims

【特許請求の範囲】

（１）クロックの入力制御部を有したカウンタと、前記
カウンタの出力の所定の下位ビットをラッチするラッチ
手段と、前記ラッチ手段の出力を用いてその値に応じた
サーボ制御出力を得る手段と、パルス間隔または位相を
計測される被計測パルスが供給され、このパルスに応答
して前記カウンタの入力制御部のクロックの導通、非導
通を制御するとともに前記ラッチ手段に対するラッチパ
ルス得るためのシーケンサとを具備したデジタルサーボ
装置において、前記被計測パルスが入力したときに、前記入力制御部を
制御することで前記クロックの前記カウンタへの入力を
停止させる手段と、これに続いて前記所定の下位ビット
の最上位ビットをラッチする最上位ビットラッチ手段と
、これに続いて前記カウンタの内容を上位方向に所定ビ
ットシフトさせる手段と、前記最上位ビットラッチ手段
の出力と前記カウンタのシフトされた所定のビット出力
を用いて前記サーボ制御出力の上限、下限及びこの間の
リニア範囲を判定した判定出力を得る上位ビット処理手
段とを具備することを特徴とするデジタルサーボ装置。
（２）前記上位ビット処理手段は、前記最上位ビットが
０である場合に前記シフトされた所定ビットのオール１
を検出する手段と、前記最上位ビットが１である場合に
前記シフトされた所定ビットのオール０を検出する手段
と、この検出出力の論理和出力を得る手段とを具備した
ことを特徴とする特許請求の範囲第１項記載のデジタル
サーボ装置。
（３）前記ラッチ手段は、前記被計測パルスの周波数弁
別出力を得るのもで、前記シーケンサは前記カウンタが
シフトされてからプリセットパルスを得ることを特徴と
する特許請求の範囲第１項記載のデジタルサーボ装置。
（４）前記カウンタは、基準信号によりリセットされ、
前記被計測パルスは前記基準信号と位相比較されるべき
比較信号であることを特徴とする特許請求の範囲第１項
記載のデジタルサーボ装置。