JPS6367202B2 - - Google Patents
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- JPS6367202B2 JPS6367202B2 JP18846781A JP18846781A JPS6367202B2 JP S6367202 B2 JPS6367202 B2 JP S6367202B2 JP 18846781 A JP18846781 A JP 18846781A JP 18846781 A JP18846781 A JP 18846781A JP S6367202 B2 JPS6367202 B2 JP S6367202B2
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- JP
- Japan
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- signal
- output
- input
- pulse width
- circuit
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 238000001514 detection method Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
- G05B11/26—Automatic controllers electric in which the output signal is a pulse-train
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
本発明は、磁気記録再生装置の回転系を制御す
るデイジタルサーボ装置に関するものである。
るデイジタルサーボ装置に関するものである。
通常、VTRなどの磁気記録再生装置には、電
動機などの回転系を滑らかに、かつ安定に回転さ
せるために自動周波数制御手段や自動位相制御手
段などが設けられている。磁気記録再生装置の回
転系を制御するサーボ装置は、これらの手段を含
めてデイジタル化が進み、制御出力にパルス幅変
調信号などのデイジタル量が用いられている。
動機などの回転系を滑らかに、かつ安定に回転さ
せるために自動周波数制御手段や自動位相制御手
段などが設けられている。磁気記録再生装置の回
転系を制御するサーボ装置は、これらの手段を含
めてデイジタル化が進み、制御出力にパルス幅変
調信号などのデイジタル量が用いられている。
本発明者らは、第１図に示すようなデイジタル
サーボ装置を、先に特願昭55−155898号として出
願した。第１図において、１は回転体などの制御
対象、２は波形整形回路、３はゲート信号発生
器、４はANDゲート、５は検出カウンタ、６は
ラツチ回路、７はパルス幅変調回路、８は基準カ
ウンタ、１１は低域通過フイルタ、１２は駆動回
路である。
サーボ装置を、先に特願昭55−155898号として出
願した。第１図において、１は回転体などの制御
対象、２は波形整形回路、３はゲート信号発生
器、４はANDゲート、５は検出カウンタ、６は
ラツチ回路、７はパルス幅変調回路、８は基準カ
ウンタ、１１は低域通過フイルタ、１２は駆動回
路である。
次に、上記した構成の従来装置の動作を、第１
図の要部の波形を示す第２図を参照して説明す
る。まず制御対象１より得られる被制御信号ａ
は、波形整形回路２をへて、比較信号ｂとしてゲ
ート信号発生器３に入力する。ゲート信号発生器
３では、第２図１に示すような基準位相信号ｃと
同図２に示すような比較信号ｂとの位相差が検出
され、その位相差に相当するクロツクゲート信号
ｄ（同図３）が出力される。
図の要部の波形を示す第２図を参照して説明す
る。まず制御対象１より得られる被制御信号ａ
は、波形整形回路２をへて、比較信号ｂとしてゲ
ート信号発生器３に入力する。ゲート信号発生器
３では、第２図１に示すような基準位相信号ｃと
同図２に示すような比較信号ｂとの位相差が検出
され、その位相差に相当するクロツクゲート信号
ｄ（同図３）が出力される。
このクロツクゲート信号ｄは、ANDゲート４
に入力され、検出カウンタ５に入力するクロツク
信号ｅをゲートする。これにより、検出カウンタ
５は、第２図４に示されているように、クロツク
ゲート信号ｄのパルス幅に応じたクロツク信号ｅ
を計数する。クロツクゲート信号ｄがローレベル
になつて、ANDゲート４が閉じると、その直後
に同図５に示されるラツチパルスｆにより、検出
カウンタ５の計数情報は、ラツチ回路６に転送さ
れ、保持される。ここでラツチ回路６に保持され
た情報は、基準カウンタ８の情報とともにパルス
幅変調回路７に入力される。パルス幅変調回路７
では、同図６に示されているように、ラツチ回路
６の情報に対応したパルス幅を有し、基準カウン
タ８のビツトQoの周期信号であるパルス幅変調
信号（以下PWM信号と略す）ｇを出力する。こ
のPWM信号ｇは次段の低域通過フイルタ１１を
経て駆動回路１２に入力され、制御対象１を制御
駆動する。
に入力され、検出カウンタ５に入力するクロツク
信号ｅをゲートする。これにより、検出カウンタ
５は、第２図４に示されているように、クロツク
ゲート信号ｄのパルス幅に応じたクロツク信号ｅ
を計数する。クロツクゲート信号ｄがローレベル
になつて、ANDゲート４が閉じると、その直後
に同図５に示されるラツチパルスｆにより、検出
カウンタ５の計数情報は、ラツチ回路６に転送さ
れ、保持される。ここでラツチ回路６に保持され
た情報は、基準カウンタ８の情報とともにパルス
幅変調回路７に入力される。パルス幅変調回路７
では、同図６に示されているように、ラツチ回路
６の情報に対応したパルス幅を有し、基準カウン
タ８のビツトQoの周期信号であるパルス幅変調
信号（以下PWM信号と略す）ｇを出力する。こ
のPWM信号ｇは次段の低域通過フイルタ１１を
経て駆動回路１２に入力され、制御対象１を制御
駆動する。
ここで、制御対象１の位相が所定の位相と異な
つている時の動作を説明する。第２図のＡのよう
に、比較信号ｂが基準位相信号ｃに対して所定の
位相にある時には、PWM信号ｇのデユーテイは
50％に設定されている。いま、例えば負荷が急に
大きくなつて制御対象１の位相、つまり比較信号
ｂの位相が第２図２に示されているように進んだ
とする。このときクロツクゲート信号ｄのゲート
幅は同図３のように小さくなり、検出カウンタ５
に入力されるクロツク数は、より少なくなる。こ
のため検出カウンタ５の計数は所定値より少なく
なり、ラツチ回路６に保持される情報も所定の計
数値より小さいものとなる。したがつてパルス幅
変調回路７の出力であるPWM信号ｇは、第２図
の状態Ｂの信号ｇのようにデユーテイの小さい信
号となる。
つている時の動作を説明する。第２図のＡのよう
に、比較信号ｂが基準位相信号ｃに対して所定の
位相にある時には、PWM信号ｇのデユーテイは
50％に設定されている。いま、例えば負荷が急に
大きくなつて制御対象１の位相、つまり比較信号
ｂの位相が第２図２に示されているように進んだ
とする。このときクロツクゲート信号ｄのゲート
幅は同図３のように小さくなり、検出カウンタ５
に入力されるクロツク数は、より少なくなる。こ
のため検出カウンタ５の計数は所定値より少なく
なり、ラツチ回路６に保持される情報も所定の計
数値より小さいものとなる。したがつてパルス幅
変調回路７の出力であるPWM信号ｇは、第２図
の状態Ｂの信号ｇのようにデユーテイの小さい信
号となる。
このため、低域通過フイルタ１１の出力の直流
電圧は、所定値より低くなり、制御対象１の位相
は遅らされる。
電圧は、所定値より低くなり、制御対象１の位相
は遅らされる。
同様にして、制御対象１の位相が所定の位相よ
り遅れた場合には、以上の各部の動作は上記と反
対方向となる。その結果、PWM信号ｇのデユー
テイは大きくなり、制御対象１の位相は進められ
る。
り遅れた場合には、以上の各部の動作は上記と反
対方向となる。その結果、PWM信号ｇのデユー
テイは大きくなり、制御対象１の位相は進められ
る。
ここでパルス幅変調回路７の構成および動作を
説明する。第３図に要部波形を示す。第３図１に
示されているような検出カウンタ５のカウント値
をラツチしたラツチ回路６の情報と基準カウンタ
８の情報は、各々対応するビツト毎に、排他的論
理和ゲート９a1〜９aoからなる排他的論理和ゲー
ト群（以後、Ex−OR群と略す）９、または同様
な検出回路で比較される。これらのEx−OR群９
の出力は全てNORゲート１０に入力され、さら
にその出力は同図３に示されている一致信号ｈと
してＴ型フリツプフロツプ（以下、Ｔ−FFと略
す）１３のリセツト端子Ｒに入力される。一方、
このＴ−FF１３のＴ入力信号ｉには、基準カウ
ンタ８のビツトQoの信号が入力される。したが
つて、Ｔ入力信号ｉは基準カウンタ８で決まる一
定周期になる。
説明する。第３図に要部波形を示す。第３図１に
示されているような検出カウンタ５のカウント値
をラツチしたラツチ回路６の情報と基準カウンタ
８の情報は、各々対応するビツト毎に、排他的論
理和ゲート９a1〜９aoからなる排他的論理和ゲー
ト群（以後、Ex−OR群と略す）９、または同様
な検出回路で比較される。これらのEx−OR群９
の出力は全てNORゲート１０に入力され、さら
にその出力は同図３に示されている一致信号ｈと
してＴ型フリツプフロツプ（以下、Ｔ−FFと略
す）１３のリセツト端子Ｒに入力される。一方、
このＴ−FF１３のＴ入力信号ｉには、基準カウ
ンタ８のビツトQoの信号が入力される。したが
つて、Ｔ入力信号ｉは基準カウンタ８で決まる一
定周期になる。
以上の構成において、Ｔ−FF１３の出力、す
なわちPWM信号ｇは、基準カウンタ８の出力
Qo、すなわち信号ｉの立下がり部で“Ｈ”に反
転し、NORゲート１０からの一致信号ｈで“Ｌ”
になる。
なわちPWM信号ｇは、基準カウンタ８の出力
Qo、すなわち信号ｉの立下がり部で“Ｈ”に反
転し、NORゲート１０からの一致信号ｈで“Ｌ”
になる。
以上のように、パルス幅変調回路７ではラツチ
回路６の情報と基準カウンタ８の各ビツト出力と
が比較され、ラツチ情報にしたがつたパルス幅
で、かつ基準カウンタ８のビツトQoで決まる周
期のPWM信号ｇが出力される。
回路６の情報と基準カウンタ８の各ビツト出力と
が比較され、ラツチ情報にしたがつたパルス幅
で、かつ基準カウンタ８のビツトQoで決まる周
期のPWM信号ｇが出力される。
以上のようなパルス幅変調回路７を有するデイ
ジタルサーボ装置において、定常時にはＴ−FF
１３に入力される一致信号ｈとＴ入力信号ｉの位
相関係は、第３図２，３のようになる。つまり、
一致信号ｈと、Ｔ入力信号ｉの立下がり端は重な
ることはない。
ジタルサーボ装置において、定常時にはＴ−FF
１３に入力される一致信号ｈとＴ入力信号ｉの位
相関係は、第３図２，３のようになる。つまり、
一致信号ｈと、Ｔ入力信号ｉの立下がり端は重な
ることはない。
しかし、デイジタルサーボ装置の起動時や過度
時において負荷が大きくなつた場合には、PWM
信号ｇは第４図３に示されているように“Ｈ”の
部分が非常に多く、“Ｌ”がわずかに存在する出
力となる。このとき、Ex−OR群９やNORゲー
ト１０の遅延量が大きい場合には、第４図４に示
すように一致信号h′が遅延してＴ入力信号ｉの立
下がり端と重なることが起きる。
時において負荷が大きくなつた場合には、PWM
信号ｇは第４図３に示されているように“Ｈ”の
部分が非常に多く、“Ｌ”がわずかに存在する出
力となる。このとき、Ex−OR群９やNORゲー
ト１０の遅延量が大きい場合には、第４図４に示
すように一致信号h′が遅延してＴ入力信号ｉの立
下がり端と重なることが起きる。
このようなこが起ると、Ｔ−FF１３は信号ｉ
で反転することがなく、その出力信号g′は常に
“Ｌ”となる。つまり、“Ｈ”となるべき信号g′が
“Ｌ”となつて、誤動作する。
で反転することがなく、その出力信号g′は常に
“Ｌ”となる。つまり、“Ｈ”となるべき信号g′が
“Ｌ”となつて、誤動作する。
このような誤動作が生じると、デイジタルサー
ボ装置の引き込み特性が劣化するばかりでなく、
過渡時の制御特性に著しい悪影響が及ぶという欠
点があつた。
ボ装置の引き込み特性が劣化するばかりでなく、
過渡時の制御特性に著しい悪影響が及ぶという欠
点があつた。
本発明の目的は、上記した従来技術の欠点をな
くして、誤動作のない、安定に動作するデイジタ
ルサーボ装置を提供するにある。
くして、誤動作のない、安定に動作するデイジタ
ルサーボ装置を提供するにある。
本発明は、デイジタルサーボ回路の一構成要素
であるパルス幅変調回路を、一致出力信号を発生
する手段と、１個のフリツプフロツプと、数個の
ゲートからなるラツチ回路により構成し、トリガ
入力によるフリツプフロツプの反転を確実に行な
い、一致出力信号の遅延による誤動作を防止する
ようにした点に特徴がある。
であるパルス幅変調回路を、一致出力信号を発生
する手段と、１個のフリツプフロツプと、数個の
ゲートからなるラツチ回路により構成し、トリガ
入力によるフリツプフロツプの反転を確実に行な
い、一致出力信号の遅延による誤動作を防止する
ようにした点に特徴がある。
以下、本発明の一実施例を第５図により説明す
る。なお、第５図の要部波形は第６図に示す。
る。なお、第５図の要部波形は第６図に示す。
第５図において、１５，１８は反転ゲート、１
６，１７はNANDゲートを示し、その他の符号
は第１図と同じもの、あるいは同一の機能を有す
るものを示す。第５図にはパルス幅変調回路７の
みが詳述されているが、その周辺に第１図と同様
の回路が設けられており、この回路については記
載が省略されている。
６，１７はNANDゲートを示し、その他の符号
は第１図と同じもの、あるいは同一の機能を有す
るものを示す。第５図にはパルス幅変調回路７の
みが詳述されているが、その周辺に第１図と同様
の回路が設けられており、この回路については記
載が省略されている。
このような構成の装置において、ラツチ回路６
の情報と基準カウンタ８の各ビツトとの比較によ
り得られる一致信号ｈは、反転ゲート１５を通つ
て、NANDゲート１６，１７で構成されるラツ
チ回路に入力される。いま、第６図２に示されて
いる一致信号ｈが一致出力“Ｈ”を出力すると、
NANDゲート１６の出力信号ｋは同図３に示さ
れているように“Ｈ”となり、反転ゲート１８を
介したPWM信号ｇが同図５のように“Ｌ”とな
ると同時にNANDゲート１７の出力信号ｊも同
図４のように“Ｌ”となる。このときＴ−FF１
９のリセツトは解除される。
の情報と基準カウンタ８の各ビツトとの比較によ
り得られる一致信号ｈは、反転ゲート１５を通つ
て、NANDゲート１６，１７で構成されるラツ
チ回路に入力される。いま、第６図２に示されて
いる一致信号ｈが一致出力“Ｈ”を出力すると、
NANDゲート１６の出力信号ｋは同図３に示さ
れているように“Ｈ”となり、反転ゲート１８を
介したPWM信号ｇが同図５のように“Ｌ”とな
ると同時にNANDゲート１７の出力信号ｊも同
図４のように“Ｌ”となる。このときＴ−FF１
９のリセツトは解除される。
その後、Ｔ−FF１９のトリガ入力Ｔに信号ｉ
の立下がり端が入力すると、その逆相出力が
“Ｌ”となる。この結果、信号ｊは“Ｈ”、信号ｋ
は“Ｌ”、信号ｇは“Ｈ”となる。その後、再び
一致信号ｈが“Ｈ”になると各信号は反転してラ
ツチ情報にしたがつてPWM信号ｇが出力され
る。
の立下がり端が入力すると、その逆相出力が
“Ｌ”となる。この結果、信号ｊは“Ｈ”、信号ｋ
は“Ｌ”、信号ｇは“Ｈ”となる。その後、再び
一致信号ｈが“Ｈ”になると各信号は反転してラ
ツチ情報にしたがつてPWM信号ｇが出力され
る。
今、起動時又は過渡時において、信号ｉ，ｈお
よびｇが第４図１，２および３に示される位相関
係となりPWM信号ｇの“Ｈ”レベルの時間が長
く、“Ｌ”レベルの時間が短くなつたとする。こ
の時、ゲート遅延などにより一致信号ｈが第６図
６のh′のような状態、すなわち、信号ｉの立下り
と一致信号h′の“Ｈ”レベルが重なつた場合を考
える。
よびｇが第４図１，２および３に示される位相関
係となりPWM信号ｇの“Ｈ”レベルの時間が長
く、“Ｌ”レベルの時間が短くなつたとする。こ
の時、ゲート遅延などにより一致信号ｈが第６図
６のh′のような状態、すなわち、信号ｉの立下り
と一致信号h′の“Ｈ”レベルが重なつた場合を考
える。
さて、一致信号h′が“Ｈ”になつたとすると、
NANDゲート１６の出力信号k′、NANDゲート
１７の出力信号j′、およびPWM信号g′はそれぞ
れ第６図７，８，９に示されているように、
“Ｈ”、“Ｌ”、“Ｌ”に反転する。この時、Ｔ−FF
１９のリセツト信号は信号g′の反転と同時に解除
されているので、その直後のトリガ信号ｉの立ち
下がり端によつても、Ｔ−FF１９の逆相位相
は、同図１０に示されるように“Ｌ”に反転し、
これによつて、信号j′は“Ｈ”となる。この時、
まだ信号h′は遅延しているため“Ｈ”であるか
ら、信号k′は“Ｈ”、信号g′は“Ｌ”のままであ
る。しばらくして、信号h′が立ち下がると、信号
k′は“Ｌ”、信号g′は“Ｈ”に再び反転し、PWM
信号g′はその大部分が“Ｈ”の所定通りの信号と
なる。この時、Ｔ−FF１９の出力は“Ｈ”に
なり、再びリセツト状態に入る。
NANDゲート１６の出力信号k′、NANDゲート
１７の出力信号j′、およびPWM信号g′はそれぞ
れ第６図７，８，９に示されているように、
“Ｈ”、“Ｌ”、“Ｌ”に反転する。この時、Ｔ−FF
１９のリセツト信号は信号g′の反転と同時に解除
されているので、その直後のトリガ信号ｉの立ち
下がり端によつても、Ｔ−FF１９の逆相位相
は、同図１０に示されるように“Ｌ”に反転し、
これによつて、信号j′は“Ｈ”となる。この時、
まだ信号h′は遅延しているため“Ｈ”であるか
ら、信号k′は“Ｈ”、信号g′は“Ｌ”のままであ
る。しばらくして、信号h′が立ち下がると、信号
k′は“Ｌ”、信号g′は“Ｈ”に再び反転し、PWM
信号g′はその大部分が“Ｈ”の所定通りの信号と
なる。この時、Ｔ−FF１９の出力は“Ｈ”に
なり、再びリセツト状態に入る。
つまり、本実施例のような構成にすることによ
り、トリガ信号ｉに対し、一致信号ｈが何らかの
理由で遅延しても、誤動作することなく所定の
PWM信号ｇを得ることができる。
り、トリガ信号ｉに対し、一致信号ｈが何らかの
理由で遅延しても、誤動作することなく所定の
PWM信号ｇを得ることができる。
なお、前記の実施例においては、PWM信号ｇ
をリセツト入力端に接続した例で説明したが、こ
のPWM信号ｇをＴ−FF１９のセツト入力端に
接続するように回路設計できることは勿論であ
る。
をリセツト入力端に接続した例で説明したが、こ
のPWM信号ｇをＴ−FF１９のセツト入力端に
接続するように回路設計できることは勿論であ
る。
以上のように、本発明によれば、比較信号と基
準信号の位相差が大きくなつたような場合におい
て、PWM信号を発生するＴ−FFのＴ入力信号
に対して一致信号が遅延しても、誤動作すること
なく、所望のPWM信号を得ることができ、わず
かな素子増加で安定なデイジタルサーボ装置を提
供することができるという大きな効果がある。
準信号の位相差が大きくなつたような場合におい
て、PWM信号を発生するＴ−FFのＴ入力信号
に対して一致信号が遅延しても、誤動作すること
なく、所望のPWM信号を得ることができ、わず
かな素子増加で安定なデイジタルサーボ装置を提
供することができるという大きな効果がある。
第１図は従来技術によるデイジタルサーボ装置
のブロツク図、第２図、第３図、第４図はそれぞ
れ第１図の動作を説明するための要部波形図、第
５図は本発明の一実施例を示す回路図、第６図は
第５図の要部波形図である。 ５……検出カウンタ、６……ラツチ回路、７…
…パルス幅変調回路、８……基準カウンタ、１０
……NORゲート、１９……Ｔ型フリツプフロツ
プ。
のブロツク図、第２図、第３図、第４図はそれぞ
れ第１図の動作を説明するための要部波形図、第
５図は本発明の一実施例を示す回路図、第６図は
第５図の要部波形図である。 ５……検出カウンタ、６……ラツチ回路、７…
…パルス幅変調回路、８……基準カウンタ、１０
……NORゲート、１９……Ｔ型フリツプフロツ
プ。
Claims (1)
- １ クロツクパルスをカウントするカウンタ手段
により構成され、かつ予定の周期で動作する基準
信号発生回路と、制御対象の目標値からの誤差に
応じたデイジタル信号を前記周期より長い周期で
出力するデイジタル検出器と、上記デイジタル検
出器の出力信号と上記基準信号とをデイジタル的
に比較し、該デイジタル検出器出力信号の情報に
見合つたパルス幅でかつ前記予定の周期の信号を
出力するパルス幅変調回路とで構成されたデイジ
タルサーボ装置において、該パルス幅変調回路
が、該デイジタル検出器出力信号と該基準信号と
をデイジタル的に比較して一致信号を発生する手
段と、前記カウンタ手段の一定の計数値でかつ前
記予定の周期で、前記基準信号発生回路から出力
される信号がトリガ端に入力するフリツプフロツ
プと、該フリツプフロツプの出力信号および該一
致信号が入力するラツチ回路とを具備し、該ラツ
チ回路の出力を該フリツプフロツプのリセツトあ
るいはセツト入力端に接続すると共に、該ラツチ
回路の２入力端に同時に信号が印加された時、該
ラツチ回路の出力が優先に決定される入力端に該
一致信号を接続するようにしたことを特徴とする
デイジタルサーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18846781A JPS5892001A (ja) | 1981-11-26 | 1981-11-26 | デイジタルサ−ボ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18846781A JPS5892001A (ja) | 1981-11-26 | 1981-11-26 | デイジタルサ−ボ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892001A JPS5892001A (ja) | 1983-06-01 |
| JPS6367202B2 true JPS6367202B2 (ja) | 1988-12-23 |
Family
ID=16224223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18846781A Granted JPS5892001A (ja) | 1981-11-26 | 1981-11-26 | デイジタルサ−ボ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892001A (ja) |
-
1981
- 1981-11-26 JP JP18846781A patent/JPS5892001A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892001A (ja) | 1983-06-01 |
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