JPH04129087A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04129087A JPH04129087A JP2230178A JP23017890A JPH04129087A JP H04129087 A JPH04129087 A JP H04129087A JP 2230178 A JP2230178 A JP 2230178A JP 23017890 A JP23017890 A JP 23017890A JP H04129087 A JPH04129087 A JP H04129087A
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- port
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Permanent Field Magnets Of Synchronous Machinery (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に係わり、
特にランダ
ムアクセス・メモリ（ＲＡＭ）ボートとシリアルアクセ
ス・メモリ（ＳＡＭ）ボートとを有したマルチボート・
メモリに関するものである。
ス・メモリ（ＳＡＭ）ボートとを有したマルチボート・
メモリに関するものである。
（従来の技術）
従来のマルチポート・メモリの主要部の構成を第６図に
示す。マトリクス状にダイナミック型メモリセルが配列
されたＲＡＭボートセルアレイ５３と、列方向に配列さ
れ、ＲＡＭボートセルアレイ５３の各行線に接続された
シリアルデータ・レジスタから成るＳＡＭボートデータ
レジスタ５１と、データ転送制御信号ＴＲＧを与えられ
て、ＲＡＭボートセルアレイ５３とＳＡＭポートデータ
レジスタ５１との間のデータ転送を行うデータ転送ゲー
ト５２が設けられている。
示す。マトリクス状にダイナミック型メモリセルが配列
されたＲＡＭボートセルアレイ５３と、列方向に配列さ
れ、ＲＡＭボートセルアレイ５３の各行線に接続された
シリアルデータ・レジスタから成るＳＡＭボートデータ
レジスタ５１と、データ転送制御信号ＴＲＧを与えられ
て、ＲＡＭボートセルアレイ５３とＳＡＭポートデータ
レジスタ５１との間のデータ転送を行うデータ転送ゲー
ト５２が設けられている。
このようなＲＡＭボートとＳＡＭポートとを同一チップ
上に備えたマルチポート・メモリによれば、ＳＡＭポー
トからの高速データアクセスと、このアクセスと非同期
に行われるＣＰＵからＲＡＭポートへのアクセスが可能
となるため、画像メモリ等への幅広い応用が期待されて
いる。
上に備えたマルチポート・メモリによれば、ＳＡＭポー
トからの高速データアクセスと、このアクセスと非同期
に行われるＣＰＵからＲＡＭポートへのアクセスが可能
となるため、画像メモリ等への幅広い応用が期待されて
いる。
一方で、マルチポート・メモリは汎用ダイナミックメモ
リの全ての機能のみならず、多くの特殊機能をも備えて
いるため、製品の評価及び不良解析は極めて複雑で多岐
に渡っており、製品化を遅らせる大きな要因として問題
になっている。
リの全ての機能のみならず、多くの特殊機能をも備えて
いるため、製品の評価及び不良解析は極めて複雑で多岐
に渡っており、製品化を遅らせる大きな要因として問題
になっている。
そしてマルチポート・メモリに発生する動作不良のうち
で、特に重要で解析が複雑なのは、ＲＡＭポートとＳＡ
Ｍボートとの間のデータ転送に関するものである。なか
でもＲＡＭポートからＳＡＭポートへデータを転送させ
るリード転送モードでは、ＳＡＭボートの動作モードを
書き込みサイクルモード（Ｓｅｒｔａｌ Ｉｎ ）から
読み出しサイクルモード（Ｓｅｒｉａｌ ０ｕｔ）へ切
り替えると同時に、ＲＡＭポートの任意の一行分のメモ
リセルのデータを、ＳＡＭポートのデータレジスタへ転
送させ、このデータをシリアルに読み出す際の先頭アド
レス（一般に、Ｔａｐミルアドレスする）をＲＡＭポー
トから取り込む必要がある。このような動作が連続して
行われるため、いずれの動作に不良があるかを突き止め
る解析は複雑なものとなる。
で、特に重要で解析が複雑なのは、ＲＡＭポートとＳＡ
Ｍボートとの間のデータ転送に関するものである。なか
でもＲＡＭポートからＳＡＭポートへデータを転送させ
るリード転送モードでは、ＳＡＭボートの動作モードを
書き込みサイクルモード（Ｓｅｒｔａｌ Ｉｎ ）から
読み出しサイクルモード（Ｓｅｒｉａｌ ０ｕｔ）へ切
り替えると同時に、ＲＡＭポートの任意の一行分のメモ
リセルのデータを、ＳＡＭポートのデータレジスタへ転
送させ、このデータをシリアルに読み出す際の先頭アド
レス（一般に、Ｔａｐミルアドレスする）をＲＡＭポー
トから取り込む必要がある。このような動作が連続して
行われるため、いずれの動作に不良があるかを突き止め
る解析は複雑なものとなる。
従来の装置におけるＳＡＭポートの動作について、第７
図を用いて説明する。ＳＡＭポートデータレジスタ５１
の各シリアルデータレジスタは、データ線対５ＤＱｎ及
び５ＤＱｎにそれぞれ接続され、このデータ線対５ＤＱ
ｎ及び５ＤＱｎはシリアル人力バッファ６２に接続され
ている。シリアル人力バッファ６２には、シリアル入出
力端子５ＩＯｎが設けられ、さらにこのシリアル人力バ
ッファ６２には、シリアルクロックＳＣとシリアルイネ
ーブル信号ＳＥが入力されるシリアル入力制御回路６１
が接続されている。
図を用いて説明する。ＳＡＭポートデータレジスタ５１
の各シリアルデータレジスタは、データ線対５ＤＱｎ及
び５ＤＱｎにそれぞれ接続され、このデータ線対５ＤＱ
ｎ及び５ＤＱｎはシリアル人力バッファ６２に接続され
ている。シリアル人力バッファ６２には、シリアル入出
力端子５ＩＯｎが設けられ、さらにこのシリアル人力バ
ッファ６２には、シリアルクロックＳＣとシリアルイネ
ーブル信号ＳＥが入力されるシリアル入力制御回路６１
が接続されている。
シリアルイネーブル信号ＳＥがシリアル入力制御回路６
１に入力されると、シリアル人力バッファ６２が動作状
態になり、シリアルクロックＳＣのタイミングに基づい
てシリアルデータがシリアル入出力端子５ＩＯｎより入
力され、あるいは外部へ出力される。
１に入力されると、シリアル人力バッファ６２が動作状
態になり、シリアルクロックＳＣのタイミングに基づい
てシリアルデータがシリアル入出力端子５ＩＯｎより入
力され、あるいは外部へ出力される。
ここで、ＳＡＭポートのデータを外部へ読み出す場合に
は、先ずＳＡＭポートの動作モードを書き込みサイクル
モードから読み出しサイクルモードへ切り替えなければ
ならない。しかしこの切り替えには、ＲＡＭポートから
ＳＡＭポートへのデータ転送を伴い、この動作が行われ
て切り替えが完了する。従って、動作モードが切り替わ
る前の現段階でＳＡＭポートに格納されているデータを
外部へ読み出すことはできず、モードの切り替えが行わ
れる前にデータレジスタ５１に格納されていたデータは
、このデータ転送により破壊されることになる。このた
め、ＲＡＭボートセルアレイ５３に格納されていたデー
タを一旦ＳＡＭポートデータレジスタ５１に転送し、こ
の転送されたデータを読み出す事になり、読み出された
データに誤りがあった場合にも、データの転送に問題が
あったのか、あるいは転送されたデータを外部に読み出
す際に問題かあったのかを分離して解析することは極め
て困難である。
は、先ずＳＡＭポートの動作モードを書き込みサイクル
モードから読み出しサイクルモードへ切り替えなければ
ならない。しかしこの切り替えには、ＲＡＭポートから
ＳＡＭポートへのデータ転送を伴い、この動作が行われ
て切り替えが完了する。従って、動作モードが切り替わ
る前の現段階でＳＡＭポートに格納されているデータを
外部へ読み出すことはできず、モードの切り替えが行わ
れる前にデータレジスタ５１に格納されていたデータは
、このデータ転送により破壊されることになる。このた
め、ＲＡＭボートセルアレイ５３に格納されていたデー
タを一旦ＳＡＭポートデータレジスタ５１に転送し、こ
の転送されたデータを読み出す事になり、読み出された
データに誤りがあった場合にも、データの転送に問題が
あったのか、あるいは転送されたデータを外部に読み出
す際に問題かあったのかを分離して解析することは極め
て困難である。
（発明が解決しようとする課題）
このように従来のマルチポート・メモリは、リード転送
モードにおける動作不良の解析が困難であり、不良箇所
の同定に時間を要したり、あるいは見落としたりして製
品化のためのりファインのターンアラウンドタイム（Ｔ
ＡＴ）を著しく悪化させていた。
モードにおける動作不良の解析が困難であり、不良箇所
の同定に時間を要したり、あるいは見落としたりして製
品化のためのりファインのターンアラウンドタイム（Ｔ
ＡＴ）を著しく悪化させていた。
本発明は上記事情に鑑みてなされたものであり、動作不
良の原因箇所を迅速に同定し、効率良く解析することか
できる半導体記憶装置を提供することを目的とする。
良の原因箇所を迅速に同定し、効率良く解析することか
できる半導体記憶装置を提供することを目的とする。
（課題を解決するための手段）
本発明は、マトリクス状にメモリセルが配列されたラン
ダムアクセス・メモリポートと、このランダムアクセス
・メモリポートの列方向にシリアルデータ・レジスタか
配列されたシリアルアクセス・メモリポートとを同一半
導体チップ上に備えた半導体記憶装置であって、シリア
ルアクセス・メモリポートに格納されているデータを外
部へ読み出す際に、ランダムアクセス・メモリポートと
シリアルアクセス・メモリポートとの間に設けられたデ
ータ転送ゲートに試験信号を与えてゲートを閉じさせる
試験信号発生手段をさらに備え、ランダムアクセス・メ
モリポートからシリアルアクセス・メモリポートへのデ
ータ転送を伴わずにシリアルアクセス・メモリポートに
格納されているデータを外部へ読み出せるようにしたこ
とを特徴としている。
ダムアクセス・メモリポートと、このランダムアクセス
・メモリポートの列方向にシリアルデータ・レジスタか
配列されたシリアルアクセス・メモリポートとを同一半
導体チップ上に備えた半導体記憶装置であって、シリア
ルアクセス・メモリポートに格納されているデータを外
部へ読み出す際に、ランダムアクセス・メモリポートと
シリアルアクセス・メモリポートとの間に設けられたデ
ータ転送ゲートに試験信号を与えてゲートを閉じさせる
試験信号発生手段をさらに備え、ランダムアクセス・メ
モリポートからシリアルアクセス・メモリポートへのデ
ータ転送を伴わずにシリアルアクセス・メモリポートに
格納されているデータを外部へ読み出せるようにしたこ
とを特徴としている。
また、半導体チップ上に設けられ試験信号発生手段に接
続された電極と、この電極に接続されたリードとをさら
に備え、外部よりリードに所定の電位が供給されると、
試験信号発生手段が試験信号を発生させるものであって
もよい。
続された電極と、この電極に接続されたリードとをさら
に備え、外部よりリードに所定の電位が供給されると、
試験信号発生手段が試験信号を発生させるものであって
もよい。
さらに、試験信号発生手段に試験信号を発生させるタイ
ミングが、半導体記憶装置の動作モードを規定する複数
の信号のレベルの組み合わせのうち、通常の動作モード
が定義されているもの以外の組み合わせによって規定さ
れるものであってもよい。
ミングが、半導体記憶装置の動作モードを規定する複数
の信号のレベルの組み合わせのうち、通常の動作モード
が定義されているもの以外の組み合わせによって規定さ
れるものであってもよい。
（作 用）
シリアルアクセス・メモリポートに格納されているデー
タを外部へ読み出す際に、試験信号発生手段により試験
信号が転送ゲートに与えられてゲートが閉じ、ランダム
アクセス・メモリポートからシリアルアクセス争メモリ
ポートへのデータ転送は行われない。これにより、外部
へ読み出されたデータに誤りがあった場合には、シリア
ルアクセス・メモリポートのデータを読み圧す際に誤動
作が生じたことが特定され、ランダムアクセス・メモリ
ポートからシリアルアクセス・メモリポートへのデータ
転送における誤動作とは区別することかできる。
タを外部へ読み出す際に、試験信号発生手段により試験
信号が転送ゲートに与えられてゲートが閉じ、ランダム
アクセス・メモリポートからシリアルアクセス争メモリ
ポートへのデータ転送は行われない。これにより、外部
へ読み出されたデータに誤りがあった場合には、シリア
ルアクセス・メモリポートのデータを読み圧す際に誤動
作が生じたことが特定され、ランダムアクセス・メモリ
ポートからシリアルアクセス・メモリポートへのデータ
転送における誤動作とは区別することかできる。
ここで試験信号発生手段が試験信号を発生させるタイミ
ングは、外部よりリードに所定の電位が供給され、この
リードに接続された電極より試験信号発生手段に信号が
与えられることによって規定されてもよく、あるいは動
作モードを規定する複数の信号のレベルの組み合わせの
うち、通常の動作モードが定義されていない組み合わせ
を用いて規定されてもよい。
ングは、外部よりリードに所定の電位が供給され、この
リードに接続された電極より試験信号発生手段に信号が
与えられることによって規定されてもよく、あるいは動
作モードを規定する複数の信号のレベルの組み合わせの
うち、通常の動作モードが定義されていない組み合わせ
を用いて規定されてもよい。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。第１図は、本実施例による半導体記憶装置の構成を
示した回路図である。データ転送制御信号として、ロウ
アドレス・ストローブ（ＲＡＳ）信号、カラムアドレス
・ストローブ（ＣＡＳ）信号、ライト・イネーブル（Ｗ
Ｅ）信号及びデータ転送（ＤＴ）信号がそれぞれデータ
転送制御回路１１に入力される。従来の装置では、これ
らの信号が所定の組み合わせの場合に、直接データ転送
制御回路１１からデータ転送制御信号ＴＲＧが出力され
ていた。
る。第１図は、本実施例による半導体記憶装置の構成を
示した回路図である。データ転送制御信号として、ロウ
アドレス・ストローブ（ＲＡＳ）信号、カラムアドレス
・ストローブ（ＣＡＳ）信号、ライト・イネーブル（Ｗ
Ｅ）信号及びデータ転送（ＤＴ）信号がそれぞれデータ
転送制御回路１１に入力される。従来の装置では、これ
らの信号が所定の組み合わせの場合に、直接データ転送
制御回路１１からデータ転送制御信号ＴＲＧが出力され
ていた。
これに対し本実施例では、試験論理制御回路１２及びＡ
ＮＤ回路１３がさらに設けられている。
ＮＤ回路１３がさらに設けられている。
この試験論理制御回路１２には、外部より試験時にハイ
レベルとなるＴＥ倍信号入力され、反転された試験（Ｓ
ＴＥＳＴ）信号が出力される。このＳＴＥＳＴ信号と、
データ転送制御回路１１から出力されるデータ転送制御
（ＴＲＧ−）信号が、ＡＮＤ回路１３に入力される。こ
のＡＮＤ回路１３からデータ転送制御（ＴＲＧ）信号が
出力され、第５図に示されたデータ転送ゲート５２に入
力される。
レベルとなるＴＥ倍信号入力され、反転された試験（Ｓ
ＴＥＳＴ）信号が出力される。このＳＴＥＳＴ信号と、
データ転送制御回路１１から出力されるデータ転送制御
（ＴＲＧ−）信号が、ＡＮＤ回路１３に入力される。こ
のＡＮＤ回路１３からデータ転送制御（ＴＲＧ）信号が
出力され、第５図に示されたデータ転送ゲート５２に入
力される。
この試験論理制御回路１２の具体的な回路構成例を、第
２図に示す。Ｐチャネルトランジスタが二段に接続され
た動作閾値調節手段２１にＴＥ倍信号入力され１）その
出力がＰチャネルトランジスタＴ２とＮチャネルトラン
ジスタＴ３とで構成されたインバータの入力端Ｎ１に与
えられる。入力端Ｎ１には、ＮチャネルトランジスタＴ
１のドレインが接続されており、試験中はゲートにロウ
レベルの信号が与えられてオフ状態となっている。
２図に示す。Ｐチャネルトランジスタが二段に接続され
た動作閾値調節手段２１にＴＥ倍信号入力され１）その
出力がＰチャネルトランジスタＴ２とＮチャネルトラン
ジスタＴ３とで構成されたインバータの入力端Ｎ１に与
えられる。入力端Ｎ１には、ＮチャネルトランジスタＴ
１のドレインが接続されており、試験中はゲートにロウ
レベルの信号が与えられてオフ状態となっている。
モしてＰチャネルトランジスタＴ２のソースと電源端子
との間には、抵抗としてＰチャネルトランジスタＴ４が
接続されている。
との間には、抵抗としてＰチャネルトランジスタＴ４が
接続されている。
インバータの出力端Ｎ２は、インバータが二段接続され
た増幅器２２に接続されており、その出力端Ｎ３から５
ＴＥＳＴ信号が出力される。このような構成から成る試
験論理制御回路１２により、ハイレベルのＴＥ倍信号反
転されて、ロウレベルの５ＴＥＳＴ信号が出力される。
た増幅器２２に接続されており、その出力端Ｎ３から５
ＴＥＳＴ信号が出力される。このような構成から成る試
験論理制御回路１２により、ハイレベルのＴＥ倍信号反
転されて、ロウレベルの５ＴＥＳＴ信号が出力される。
このロウレベルの５ＴＥＳＴ信号はＡＮＤ回路１３に与
えられ、ロウレベルのＴＲＧ信号が出力されてデータ転
送ゲート５２に与えられ、ゲートを閉じさせる。これに
より、ＲＡ ＭポートからＳＡＭポートへのデータ転送
を伴わずに、ＳＡＭポートに格納されているデータを外
部へ読み出すことができる。従って、読み出したデータ
に誤りかあった場合にはＳＡＭポートのデータを読み出
す過程で誤動作が生したことになり、ＲＡＭポートから
ＳＡＭポートへデータを転送させる際に生じる誤動作と
は区別でき、原因を迅速に同定することが可能となる。
えられ、ロウレベルのＴＲＧ信号が出力されてデータ転
送ゲート５２に与えられ、ゲートを閉じさせる。これに
より、ＲＡ ＭポートからＳＡＭポートへのデータ転送
を伴わずに、ＳＡＭポートに格納されているデータを外
部へ読み出すことができる。従って、読み出したデータ
に誤りかあった場合にはＳＡＭポートのデータを読み出
す過程で誤動作が生したことになり、ＲＡＭポートから
ＳＡＭポートへデータを転送させる際に生じる誤動作と
は区別でき、原因を迅速に同定することが可能となる。
ここでＴＥ倍信号、装置外部より第３図に示されるよう
な経路を経て入力される。半導体チップ３０の内部に試
験用に用意した電極３３が形成され、半導体チップ３０
の外部にパッケージ３１１；より保持されたリード３２
が設けられている。このリード３２は、他の電極と接続
されていない不接続ビン（Ｎｏｎ Ｃｏｎｎｅｃｔｉｏ
ｎ Ｐｉｎ）であり、電極３３にボンディングワイヤ３
４により接続されている。試験を行う際には、リード３
２に電源電圧Ｖｃｃ以上の電圧を供給することによって
、ハイレベルのＴ１信号が電極３３を経て試験論理制御
回路１２に入力される。
な経路を経て入力される。半導体チップ３０の内部に試
験用に用意した電極３３が形成され、半導体チップ３０
の外部にパッケージ３１１；より保持されたリード３２
が設けられている。このリード３２は、他の電極と接続
されていない不接続ビン（Ｎｏｎ Ｃｏｎｎｅｃｔｉｏ
ｎ Ｐｉｎ）であり、電極３３にボンディングワイヤ３
４により接続されている。試験を行う際には、リード３
２に電源電圧Ｖｃｃ以上の電圧を供給することによって
、ハイレベルのＴ１信号が電極３３を経て試験論理制御
回路１２に入力される。
本実施例では、試験中であることを示す５ＴＥＳＴ信号
を、装置外部よりＴＥ倍信号与えられて発生させている
。しかし、このような信号を外部より供給されなくとも
、従来から用いられている各動作信号を新たに組み合わ
せて規定してもよい。第４図に、電子素子技術連合評議
会（ＪＥＤＥＣ）により国際的に規定されている動作信
号の真理値表を示す。図中で、既に規定されている組み
合わせ以外である（１）又は（２）を選び、この組み合
わせが成立した場合に試験を行うことを規定することも
可能である。
を、装置外部よりＴＥ倍信号与えられて発生させている
。しかし、このような信号を外部より供給されなくとも
、従来から用いられている各動作信号を新たに組み合わ
せて規定してもよい。第４図に、電子素子技術連合評議
会（ＪＥＤＥＣ）により国際的に規定されている動作信
号の真理値表を示す。図中で、既に規定されている組み
合わせ以外である（１）又は（２）を選び、この組み合
わせが成立した場合に試験を行うことを規定することも
可能である。
また本実施例の有する手段は、動作不良を検査する段階
で用いられるものであるため、製品として出荷する段階
では５ＴＥＳＴ信号がハイレベルにならないようにして
おく必要がある。本実施例では、第２図に示された試験
論理制御回路におけるＮチャネルトランジスタＴ１のゲ
ートに電源電圧Ｖｃｃを与えておき、オン状態にするこ
とで５ＴＥＳＴ信号のロウレベルを保証している。
で用いられるものであるため、製品として出荷する段階
では５ＴＥＳＴ信号がハイレベルにならないようにして
おく必要がある。本実施例では、第２図に示された試験
論理制御回路におけるＮチャネルトランジスタＴ１のゲ
ートに電源電圧Ｖｃｃを与えておき、オン状態にするこ
とで５ＴＥＳＴ信号のロウレベルを保証している。
また本発明は応用が可能であり、第５図を用いて他の実
施例による半導体記憶装置について説明する。この装置
では、ＲＡＭボートセルアレイ７３かセルアレイ７３ａ
及び７３ｂに二分割されている。同様に、ＳＡＭポート
データレジスタ７１がデータレジスタ７１ａ及び７１ｂ
に分割されている。セルアレイ７３ａとデータレジスタ
７１ａとの間のデータ転送はデータ転送ゲート７２ａに
よって制御され、セルアレイ７３ｂとデータレジスタ７
１ｂとの間ではデータ転送ゲート７２ｂによって制御さ
れる。このように、ＲＡＭポートとＳＡＭボートとが二
分割されており、スプリット転送が可能となっている。
施例による半導体記憶装置について説明する。この装置
では、ＲＡＭボートセルアレイ７３かセルアレイ７３ａ
及び７３ｂに二分割されている。同様に、ＳＡＭポート
データレジスタ７１がデータレジスタ７１ａ及び７１ｂ
に分割されている。セルアレイ７３ａとデータレジスタ
７１ａとの間のデータ転送はデータ転送ゲート７２ａに
よって制御され、セルアレイ７３ｂとデータレジスタ７
１ｂとの間ではデータ転送ゲート７２ｂによって制御さ
れる。このように、ＲＡＭポートとＳＡＭボートとが二
分割されており、スプリット転送が可能となっている。
データ転送ゲート７２ａ及び７２ｂにはデータ転送制御
信号として、ＴＲＧａ信号及びＴＲＧｂ信号がそれぞれ
入力される。このＴＲＧａ信号及びＴＲＧｂ信号はそれ
ぞれ独立した関係にある。
信号として、ＴＲＧａ信号及びＴＲＧｂ信号がそれぞれ
入力される。このＴＲＧａ信号及びＴＲＧｂ信号はそれ
ぞれ独立した関係にある。
即ち、第１図に示された回路を二組有し、外部より二種
類のＴＥａ信号及びＴＥｂ信号がそれぞれに入力されて
、ＴＲＧａ信号とＴＲＧｂ信号とが独自に生成される。
類のＴＥａ信号及びＴＥｂ信号がそれぞれに入力されて
、ＴＲＧａ信号とＴＲＧｂ信号とが独自に生成される。
これにより、例えば一方のデータレジスタ７１ａに格納
されているデータを外部に読み出すときには、データ転
送ゲート７２ｇのみを閉じて、セルアレイ７３ａからデ
ータレジスタ７１ａへデータが転送されないようにする
ことによって、誤動作の原因を迅速に突き止めることが
可能となる。
されているデータを外部に読み出すときには、データ転
送ゲート７２ｇのみを閉じて、セルアレイ７３ａからデ
ータレジスタ７１ａへデータが転送されないようにする
ことによって、誤動作の原因を迅速に突き止めることが
可能となる。
以上説明したように本発明によれば、ＲＡＭボートとＳ
ＡＭボート間における動作不良を試験する際に、試験信
号発生手段により試験信号が転送ゲートに与えられてゲ
ートが閉じ、ＲＡＭボートからＳＡＭポートへのデータ
転送を伴うことなく、ＳＡＭポートに格納されているデ
ータを外部へ読み出すことができるため、誤動作の原因
の特定が容易で効率良く解析することができ、ＴＡＴを
向上させコスト低減を達成することが可能である。
ＡＭボート間における動作不良を試験する際に、試験信
号発生手段により試験信号が転送ゲートに与えられてゲ
ートが閉じ、ＲＡＭボートからＳＡＭポートへのデータ
転送を伴うことなく、ＳＡＭポートに格納されているデ
ータを外部へ読み出すことができるため、誤動作の原因
の特定が容易で効率良く解析することができ、ＴＡＴを
向上させコスト低減を達成することが可能である。
第１図は本発明の一実施例による半導体記憶装置の構成
を示した回路図、第２図は同装置における試験論理制御
回路の構成を示した回路図、第３図は同装置におけるＴ
Ｅ倍信号装置外部より入力される経路を示した回路図、
第４図はＪ ＥＤＥＣにより規定された動作真理値の組
み合わせを示した説明図、第５図は本発明の他の実施例
による半導体記憶装置の構成を示した回路図、第６図は
本発明の一実施例による半導体記憶装置を適用すること
が可能なマルチボート・メモリの概略構成を示したブロ
ック図、第７図は従来のマルチポート・メモリにおける
ＳＡＭボート側の構成要素を示したブロック図である。 １１・・・データ転送制御回路、１２・・・試験論理制
御回路、１３・・・ＡＮＤ回路、２１・・・動作閾値調
節手段、２２・・・インバータ、３ｏ・・・半導体チッ
プ、３１・・・パッケージ、３２・・・リード、３３・
・・電極、３４・・・ボンディングワイヤ、５１．７１
・・・ＳＡＭボートデータレジスタ、５２．７２・・・
データ転送ゲート、５３．７３・・・ＲＡＭボートセル
アレイ、ＴＩ、Ｔ３・・・Ｎチャネルトランジスタ、Ｔ
２゜Ｔ４・・・Ｐチャネルトランジスタ。
を示した回路図、第２図は同装置における試験論理制御
回路の構成を示した回路図、第３図は同装置におけるＴ
Ｅ倍信号装置外部より入力される経路を示した回路図、
第４図はＪ ＥＤＥＣにより規定された動作真理値の組
み合わせを示した説明図、第５図は本発明の他の実施例
による半導体記憶装置の構成を示した回路図、第６図は
本発明の一実施例による半導体記憶装置を適用すること
が可能なマルチボート・メモリの概略構成を示したブロ
ック図、第７図は従来のマルチポート・メモリにおける
ＳＡＭボート側の構成要素を示したブロック図である。 １１・・・データ転送制御回路、１２・・・試験論理制
御回路、１３・・・ＡＮＤ回路、２１・・・動作閾値調
節手段、２２・・・インバータ、３ｏ・・・半導体チッ
プ、３１・・・パッケージ、３２・・・リード、３３・
・・電極、３４・・・ボンディングワイヤ、５１．７１
・・・ＳＡＭボートデータレジスタ、５２．７２・・・
データ転送ゲート、５３．７３・・・ＲＡＭボートセル
アレイ、ＴＩ、Ｔ３・・・Ｎチャネルトランジスタ、Ｔ
２゜Ｔ４・・・Ｐチャネルトランジスタ。
Claims (1)
- 【特許請求の範囲】 １）マトリクス状にメモリセルが配列されたランダムア
クセス・メモリポートと、このランダムアクセス・メモ
リポートの列方向にシリアルデータ・レジスタが配列さ
れたシリアルアクセス・メモリポートとを同一半導体チ
ップ上に備えた半導体記憶装置において、 前記シリアルアクセス・メモリポートに格納されている
データを外部へ読み出す際に、前記ランダムアクセス・
メモリポートと前記シリアルアクセス・メモリポートと
の間に設けられたデータ転送ゲートに試験信号を与えて
ゲートを閉じさせる試験信号発生手段をさらに備え、前
記ランダムアクセス・メモリポートから前記シリアルア
クセス・メモリポートへのデータ転送を伴わずに前記シ
リアルアクセス、メモリポートに格納されているデータ
を外部へ読み出せるようにしたことを特徴とする半導体
記憶装置。 ２）前記半導体チップ上に設けられ前記試験信号発生手
段に接続された電極と、この電極に接続されたリードと
をさらに備え、外部より前記リードに所定の電位が供給
されると、前記試験信号発生手段が前記試験信号を発生
させることを特徴とする請求項１記載の半導体記憶装置
。 ３）前記試験信号発生手段に前記試験信号を発生させる
タイミングが、前記半導体記憶装置の動作モードを規定
する複数の信号のレベルの組み合わせのうち、通常の動
作モードが定義されているもの以外の組み合わせによっ
て規定されることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| MYPI91001003A MY108976A (en) | 1990-06-08 | 1991-06-07 | Multiport memory with test signal generating circuit controlling data transfer from ram port to sam port |
| DE69116230T DE69116230T2 (de) | 1990-06-08 | 1991-06-07 | Halbleiterspeicher mit Fehlerbehandlungsschaltung |
| EP91109340A EP0460692B1 (en) | 1990-06-08 | 1991-06-07 | Semiconductor memory with failure handling circuit |
| US07/712,701 US5233564A (en) | 1990-06-08 | 1991-06-10 | Multiport memory with test signal generating circuit controlling data transfer from ram port to sam port |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-151328 | 1990-06-08 | ||
| JP15132890 | 1990-06-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129087A true JPH04129087A (ja) | 1992-04-30 |
| JPH0752598B2 JPH0752598B2 (ja) | 1995-06-05 |
Family
ID=15516203
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1023017A Pending JPH02206342A (ja) | 1990-06-08 | 1989-02-01 | ロータ体の製造方法 |
| JP2230178A Expired - Lifetime JPH0752598B2 (ja) | 1990-06-08 | 1990-08-31 | 半導体記憶装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1023017A Pending JPH02206342A (ja) | 1990-06-08 | 1989-02-01 | ロータ体の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (2) | JPH02206342A (ja) |
| KR (1) | KR950001127B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7773439B2 (en) | 2006-04-13 | 2010-08-10 | Hynix Semiconductor Inc. | Test operation of multi-port memory device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496623B1 (ko) * | 1998-04-11 | 2005-09-02 | 주식회사 서울암면 | 쓰레기 매립지상에서의 폐슬럿지 및 폐가스의 동시재활용 시스템 |
| JP4324295B2 (ja) * | 1999-12-10 | 2009-09-02 | 本田技研工業株式会社 | ロータの製造方法およびロータ製造装置 |
| DE102014102273A1 (de) * | 2014-02-21 | 2015-08-27 | Pfeiffer Vacuum Gmbh | Vakuumpumpe |
| GB2563615B (en) * | 2017-06-20 | 2020-02-12 | Dyson Technology Ltd | A rotor assembly and method of manufacture thereof |
-
1989
- 1989-02-01 JP JP1023017A patent/JPH02206342A/ja active Pending
-
1990
- 1990-08-31 JP JP2230178A patent/JPH0752598B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-05 KR KR1019910009261A patent/KR950001127B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7773439B2 (en) | 2006-04-13 | 2010-08-10 | Hynix Semiconductor Inc. | Test operation of multi-port memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950001127B1 (ko) | 1995-02-11 |
| JPH0752598B2 (ja) | 1995-06-05 |
| KR920001519A (ko) | 1992-01-30 |
| JPH02206342A (ja) | 1990-08-16 |
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