JPS6386480A - 半導体集積回路の入力保護回路 - Google Patents
半導体集積回路の入力保護回路Info
- Publication number
- JPS6386480A JPS6386480A JP61229538A JP22953886A JPS6386480A JP S6386480 A JPS6386480 A JP S6386480A JP 61229538 A JP61229538 A JP 61229538A JP 22953886 A JP22953886 A JP 22953886A JP S6386480 A JPS6386480 A JP S6386480A
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- Japan
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- diode
- voltage
- semiconductor integrated
- input protection
- protection circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路における入力保護回路に関
するものである。
するものである。
第８図は例えばＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、 ＶＯＬ、Ｅ
Ｄ−８２、ＮＯ，６、ＪＶＮＥ １９８５ ＋ Ｐ 。
ｏｎ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、 ＶＯＬ、Ｅ
Ｄ−８２、ＮＯ，６、ＪＶＮＥ １９８５ ＋ Ｐ 。
１１８７・Ｆｉｇ・７に示された従来のＧａＡｓ半導体
集積回路の入力部分を示す回路図であり、図において・
（１）は入力端子、（２）は内部回路、（３）はノーマ
リオフ型ＭＥ８ＦＥＴ、 （４）はノーマリオン型ＭＥ
ＳＮＥＴ、 （５）は内部回路の電源電圧、（６）は次
段の素子へ接続される出力端子である。
集積回路の入力部分を示す回路図であり、図において・
（１）は入力端子、（２）は内部回路、（３）はノーマ
リオフ型ＭＥ８ＦＥＴ、 （４）はノーマリオン型ＭＥ
ＳＮＥＴ、 （５）は内部回路の電源電圧、（６）は次
段の素子へ接続される出力端子である。
次に動作について説明する。ノーマリオフ型ＭＥ８ＦＥ
Ｔ（ａ）とノーマリオン型ＭＥＳＦＥＴ（４）とでＥ／
Ｉ）インバータ回路が構成されている。もし入力端子（
１）にＨＩＧＨの信号が印加された場合、ノーマリオフ
型ＭＥ８ＦＥＴ（３）のドレイン・ソース間に電流が流
れ、出力端子（６）の電位を低下させる。もし入力端子
（１） Ｋ ＬＯＷの信号が印加された場合、ノーマリ
オフｉＭＥｓＦＥＴ（３）のドレイン・ソース間に電流
が流れず、出力端子（６）の電位を上昇させる。従って
、入力端子（１）に印加された信号は、インノ（−夕回
路で反転され出力端子（６）から次段の回路に伝えられ
る。
Ｔ（ａ）とノーマリオン型ＭＥＳＦＥＴ（４）とでＥ／
Ｉ）インバータ回路が構成されている。もし入力端子（
１）にＨＩＧＨの信号が印加された場合、ノーマリオフ
型ＭＥ８ＦＥＴ（３）のドレイン・ソース間に電流が流
れ、出力端子（６）の電位を低下させる。もし入力端子
（１） Ｋ ＬＯＷの信号が印加された場合、ノーマリ
オフｉＭＥｓＦＥＴ（３）のドレイン・ソース間に電流
が流れず、出力端子（６）の電位を上昇させる。従って
、入力端子（１）に印加された信号は、インノ（−夕回
路で反転され出力端子（６）から次段の回路に伝えられ
る。
従来のＧ３Ａｓ半導体集積回路の入力部分は以上のよう
に構成されているので、入力端子（１）Ｋノーマリオフ
型ＭＥ８ＦＥＴ（３１のショットキ電圧以上の正のサー
ジもしくはショットキ逆耐圧以下の負のサージが印加さ
れた場合の対策が施こされおらず、従って正もしくは負
のサージが入力端子（１）に印加された場合、ノーマリ
オフ型ＭＥ８ＦＥＴ（３）のゲート・ソース間に過電流
が流れゲートがジュール熱による発熱により破壊される
などの問題点があった。
に構成されているので、入力端子（１）Ｋノーマリオフ
型ＭＥ８ＦＥＴ（３１のショットキ電圧以上の正のサー
ジもしくはショットキ逆耐圧以下の負のサージが印加さ
れた場合の対策が施こされおらず、従って正もしくは負
のサージが入力端子（１）に印加された場合、ノーマリ
オフ型ＭＥ８ＦＥＴ（３）のゲート・ソース間に過電流
が流れゲートがジュール熱による発熱により破壊される
などの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力端子（１）に印加されたサージによって
ノーマリオフ型ＭＥ ８ Ｆ ＦＳＴ ＋３）のゲート
が破壊される所謂サージ破壊を防止することを目的とす
る。
たもので、入力端子（１）に印加されたサージによって
ノーマリオフ型ＭＥ ８ Ｆ ＦＳＴ ＋３）のゲート
が破壊される所謂サージ破壊を防止することを目的とす
る。
この発明に係る半導体集積回路の入力保護回路は、入力
保護回路用の電ｒと、入力端子と内部回路との間に設け
られた抵抗と、この抵抗の入力端子側のノードにアノー
ドを接続し、カソードを接地した第１のダイオードと、
入力保護回路用の電源にアノードを接続し、カソードを
上記ノードに接続した第２のダイオードとで構成された
ものである。
保護回路用の電ｒと、入力端子と内部回路との間に設け
られた抵抗と、この抵抗の入力端子側のノードにアノー
ドを接続し、カソードを接地した第１のダイオードと、
入力保護回路用の電源にアノードを接続し、カソードを
上記ノードに接続した第２のダイオードとで構成された
ものである。
この発明における第１のダイオードは、入力信号の正の
サージに対して実際上、内部回路初段にかかる入力信号
をダイオードの順方向降下電圧にクランプし、第２のダ
イオードは、入力信号の負のサージに対して実際に、内
部回路初段にかかる入力信号を入力保護回路の電源電圧
とダイオードの順方向降下電圧との差の電圧にクランプ
する。
サージに対して実際上、内部回路初段にかかる入力信号
をダイオードの順方向降下電圧にクランプし、第２のダ
イオードは、入力信号の負のサージに対して実際に、内
部回路初段にかかる入力信号を入力保護回路の電源電圧
とダイオードの順方向降下電圧との差の電圧にクランプ
する。
また、抵抗は、入力端子に印加された正及び負のサージ
が第１及び第２のダイオードにより、クランプされない
うちに、内部回路初段のＦＥ’ｌ’のゲートに印加され
ることを防止している。
が第１及び第２のダイオードにより、クランプされない
うちに、内部回路初段のＦＥ’ｌ’のゲートに印加され
ることを防止している。
以下、この発明の一実施例としてＧａＡＳ基板上に形成
された集積回路の入力部分をとりあげて図について説明
する。第１図において、（７）は入力保護回路、（８）
は第１のダイオード、（９）は第２のダイオードであり
、この例では、（８）及び（９）のそれぞれの゛ダイオ
ードにショットキダイオードを用いる。αＧは入力保護
回路の電源であり、この電源電圧の値はショットキ電圧
に設定されている。（ロ）はイオン注入層で形成された
抵抗である。
された集積回路の入力部分をとりあげて図について説明
する。第１図において、（７）は入力保護回路、（８）
は第１のダイオード、（９）は第２のダイオードであり
、この例では、（８）及び（９）のそれぞれの゛ダイオ
ードにショットキダイオードを用いる。αＧは入力保護
回路の電源であり、この電源電圧の値はショットキ電圧
に設定されている。（ロ）はイオン注入層で形成された
抵抗である。
第２図は、第１図で示した集積回路の入力部分の入力保
護回路（７）の構造の一実施例を示す断面図であり、（
至）はＧａＡＳ基板、αやはイオン注入層、（ト）はゲ
ート金属、αＱは配線金属である。
護回路（７）の構造の一実施例を示す断面図であり、（
至）はＧａＡＳ基板、αやはイオン注入層、（ト）はゲ
ート金属、αＱは配線金属である。
なお、ここでは、それぞれのショットキダイオード（８
）及び（９）は、内部回路のＭＥ８ＦＥＴ （３） （
４）及び集積回路のＭＥ８ＦＥＴ （図示せず）と同一
工程で同時にゲート金属（至）とイオン注入層０４間に
形成されている。
）及び（９）は、内部回路のＭＥ８ＦＥＴ （３） （
４）及び集積回路のＭＥ８ＦＥＴ （図示せず）と同一
工程で同時にゲート金属（至）とイオン注入層０４間に
形成されている。
次に上記実施例の動作について説明する。入力端子（１
）に正のサージが印加された場合、入力保護回路の第１
のショットキダイオード（８）の順方向電流により電流
がグランドに向かって流れ、実際に、内部回路初段のノ
ーマリオフ型ＭＥ８ＦＥＴ（３）のゲートに印加される
信号は、ショットキダイオードの順方向ショットキ電圧
にクランプされる。入力端子（１）に負のサージが印加
された場合、入力保護回路の電源ＱＯの電圧がショット
キ電圧に設定されていることから、入力保護回路の第２
のショットキダイオード（９）により、実際に、内部回
路初段のノーマリオフ型ＭＥ８ＦＦｉＴ（３）のゲート
に印加される信号は、入力保護回路の電源電圧αＯから
第２のショットキダイオードのショットキ電圧だけ低下
した電圧、すなわち、Ｏｖにクランプされる。抵抗（ロ
）は、入力端子（１）に印加されたサージが、それぞれ
のダイオード（８）及び（９）により、Ｏｖからショッ
トキ電圧にクランプされないうちに、内部回路初段のノ
ーマリオフ型ＭＥＳＦＥＴ （３）のゲートに印加され
サージ破壊がおこることを防止している。従って、内部
回路初段のノーマリオフ型ＭＥＢＦＥＴ （３） ｔＤ
ゲートには、常に、正のサージに対してはショットキ電
圧が、負のサージに対してはＯｖがそれぞれ印加され、
サージ破壊が生じることはない、また、入力端子（１）
にサージのような急峻なパルスでないサージ耐圧を越え
る電圧振巾を持った信号が印加された場合でも、同様な
作用により、サージ破壊の防止に有効である。
）に正のサージが印加された場合、入力保護回路の第１
のショットキダイオード（８）の順方向電流により電流
がグランドに向かって流れ、実際に、内部回路初段のノ
ーマリオフ型ＭＥ８ＦＥＴ（３）のゲートに印加される
信号は、ショットキダイオードの順方向ショットキ電圧
にクランプされる。入力端子（１）に負のサージが印加
された場合、入力保護回路の電源ＱＯの電圧がショット
キ電圧に設定されていることから、入力保護回路の第２
のショットキダイオード（９）により、実際に、内部回
路初段のノーマリオフ型ＭＥ８ＦＦｉＴ（３）のゲート
に印加される信号は、入力保護回路の電源電圧αＯから
第２のショットキダイオードのショットキ電圧だけ低下
した電圧、すなわち、Ｏｖにクランプされる。抵抗（ロ
）は、入力端子（１）に印加されたサージが、それぞれ
のダイオード（８）及び（９）により、Ｏｖからショッ
トキ電圧にクランプされないうちに、内部回路初段のノ
ーマリオフ型ＭＥＳＦＥＴ （３）のゲートに印加され
サージ破壊がおこることを防止している。従って、内部
回路初段のノーマリオフ型ＭＥＢＦＥＴ （３） ｔＤ
ゲートには、常に、正のサージに対してはショットキ電
圧が、負のサージに対してはＯｖがそれぞれ印加され、
サージ破壊が生じることはない、また、入力端子（１）
にサージのような急峻なパルスでないサージ耐圧を越え
る電圧振巾を持った信号が印加された場合でも、同様な
作用により、サージ破壊の防止に有効である。
なお、上記実施例では、ＧａＡｓ基板上に集積回路が形
成された場合の入力保護回路について示したが、集積回
路が８１基板上に形成された場合の入力保護回路につい
ても、上記実施例と同様の効果を奏する。また、上記実
施例では、それぞれのダイオードにショットキダイオー
ドを用いたが、他の種類のダイオードを用いてもよく、
また、抵抗は、イオン注入層を用いたが、エピ層もしく
は金属薄膜等を用いてもよく、上記実施例と同様の効果
を奏する。また、上記実施例では、それぞれのショット
キダイオードを、内部回路のＭＥＳＦＥＴと同一工程で
形成したが、別々の工程で形成してもよく、上記実施例
と同様の効果を奏する。また、上記実施例では、入力保
護回路の電源の電圧をショットキ電圧に設定したが、こ
の電源の電圧からショットキ電圧を引いた電圧の値が、
負のサージ耐圧を越えない範囲に調整されていればよく
、この場合も、上記実施例と同様の効果を奏する。さら
に１上記実施例では、内部回路のトランジスタにＭＥＳ
ＦＥＴを用いたが、ＭＯ８ＦＥＴ等を用いてもよく、上
記実施例と同様の効果を奏する。
成された場合の入力保護回路について示したが、集積回
路が８１基板上に形成された場合の入力保護回路につい
ても、上記実施例と同様の効果を奏する。また、上記実
施例では、それぞれのダイオードにショットキダイオー
ドを用いたが、他の種類のダイオードを用いてもよく、
また、抵抗は、イオン注入層を用いたが、エピ層もしく
は金属薄膜等を用いてもよく、上記実施例と同様の効果
を奏する。また、上記実施例では、それぞれのショット
キダイオードを、内部回路のＭＥＳＦＥＴと同一工程で
形成したが、別々の工程で形成してもよく、上記実施例
と同様の効果を奏する。また、上記実施例では、入力保
護回路の電源の電圧をショットキ電圧に設定したが、こ
の電源の電圧からショットキ電圧を引いた電圧の値が、
負のサージ耐圧を越えない範囲に調整されていればよく
、この場合も、上記実施例と同様の効果を奏する。さら
に１上記実施例では、内部回路のトランジスタにＭＥＳ
ＦＥＴを用いたが、ＭＯ８ＦＥＴ等を用いてもよく、上
記実施例と同様の効果を奏する。
以上のように、この発明によれば、入力保護回路用の電
源と、入力端子と内部回路との間に設けられた抵抗と、
この抵抗の入力端子ｆｕｌｌのノードにアノードを接続
し、カソードを接地した第１のダイオードと、入力保護
回路用の電源にアノードを接続し、カソードを上記ノー
ドに接続した第２のダイオードとで、半導体集積回路の
入力保護回路を構成したので、サージ破壊を防止する効
果が得られる。
源と、入力端子と内部回路との間に設けられた抵抗と、
この抵抗の入力端子ｆｕｌｌのノードにアノードを接続
し、カソードを接地した第１のダイオードと、入力保護
回路用の電源にアノードを接続し、カソードを上記ノー
ドに接続した第２のダイオードとで、半導体集積回路の
入力保護回路を構成したので、サージ破壊を防止する効
果が得られる。
第１図はこの発明の一実施例としてＧａＡｓ基板上に形
成された集積回路の入力部分を示す回路図、第２図は第
１図に示された集積回路の入力部分の入力保護回路の構
造の一実施例を示す断面図、第８図は従来の入力保護回
路を持たないＧａＡｓ基板上に形成された集積回路の入
力部分を示す回路図である。 （１）は入力端子、（２）は内部回路、（３）はノーマ
リオフ型ＭＥ８ＦＦ、Ｔ、 （４）はノーマリオン型Ｍ
Ｅ８ＦＥＴ、 （５）は内部回路の電源、（６）は（３
） （４）で構成されたＥ／Ｄインバータの出力端子、
（７）は入力保護回路、（８）は第１のショットキダイ
オード、（９）は第２のショットキダイオード、ＱＯは
入力保護回路の電源、αηは抵抗、（至）はＧａＡｓ基
板、ａ４はイオン注入層、（至）はゲート金属、αＱは
配線金属である。なお、図中、同一符号は同一、または
、相当部分を示す。
成された集積回路の入力部分を示す回路図、第２図は第
１図に示された集積回路の入力部分の入力保護回路の構
造の一実施例を示す断面図、第８図は従来の入力保護回
路を持たないＧａＡｓ基板上に形成された集積回路の入
力部分を示す回路図である。 （１）は入力端子、（２）は内部回路、（３）はノーマ
リオフ型ＭＥ８ＦＦ、Ｔ、 （４）はノーマリオン型Ｍ
Ｅ８ＦＥＴ、 （５）は内部回路の電源、（６）は（３
） （４）で構成されたＥ／Ｄインバータの出力端子、
（７）は入力保護回路、（８）は第１のショットキダイ
オード、（９）は第２のショットキダイオード、ＱＯは
入力保護回路の電源、αηは抵抗、（至）はＧａＡｓ基
板、ａ４はイオン注入層、（至）はゲート金属、αＱは
配線金属である。なお、図中、同一符号は同一、または
、相当部分を示す。
Claims (7)
- （１）入力端子と内部回路との間に設けられた抵抗と、
この抵抗の入力端子側のノードにアノードを接続し、カ
ソードを接地したダイオードと、電源にアノードを接続
し、カソードを上記ノードに接続した他のダイオードと
で構成される半導体集積回路の入力保護回路。 - （２）それぞれのダイオードに、シヨトキダイオードを
用いたことを特徴とする特許請求の範囲第１項記載の半
導体集積回路の入力保護回路。 - （３）ダイオードのアノードを接続した電源の電圧を、
ダイオードの順方向降下電圧に設定することを特徴とす
る特許請求の範囲第１項または第２項記載の半導体集積
回路の入力保護回路。 - （４）抵抗をイオン注入層もしくはエピ層もしくは金属
薄膜等で形成することを特徴とする特許請求の範囲第１
〜３項の何れかに記載の半導体集積回路の入力保護回路
。 - （５）半導体集積回路がＧａＡｓ基板上に形成されるこ
とを特徴とする特許請求の範囲第１〜４項の何れかに記
載の半導体集積回路の入力保護回路。 - （６）それぞれのダイオードにショットキダイオードを
用い、ダイオードのアノードを接続した電源の電圧をこ
のダイオードのショットキ電圧に設定し、抵抗をイオン
注入層もしくはエピ層もしくは金属薄膜等で形成され、
この半導体集積回路がＧａＡｓ基板上に形成されること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路の入力保護回路。 - （７）内部回路のトランジスタとしてＭＥＳＦＥＴを用
い、このＭＥＳＦＥＴとそれぞれのショットキダイオー
ドとが、同一工程で形成されることを特徴とする特許請
求の範囲第６項記載の半導体集積回路の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229538A JPS6386480A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229538A JPS6386480A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386480A true JPS6386480A (ja) | 1988-04-16 |
| JPH0371777B2 JPH0371777B2 (ja) | 1991-11-14 |
Family
ID=16893737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61229538A Granted JPS6386480A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386480A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987876A (ja) * | 1982-11-10 | 1984-05-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS60123050A (ja) * | 1983-12-08 | 1985-07-01 | Matsushita Electronics Corp | 半導体集積回路 |
-
1986
- 1986-09-30 JP JP61229538A patent/JPS6386480A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987876A (ja) * | 1982-11-10 | 1984-05-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS60123050A (ja) * | 1983-12-08 | 1985-07-01 | Matsushita Electronics Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371777B2 (ja) | 1991-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |