JPS6386934A - マルチプレクサ回路 - Google Patents
マルチプレクサ回路Info
- Publication number
- JPS6386934A JPS6386934A JP61231670A JP23167086A JPS6386934A JP S6386934 A JPS6386934 A JP S6386934A JP 61231670 A JP61231670 A JP 61231670A JP 23167086 A JP23167086 A JP 23167086A JP S6386934 A JPS6386934 A JP S6386934A
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- JP
- Japan
- Prior art keywords
- clock pulse
- flip
- flop
- reference clock
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル信号処理回路において位相のずれた
クロックパルスによるデータの受は渡しを行うマルチプ
レクサ回路に関するものである。
クロックパルスによるデータの受は渡しを行うマルチプ
レクサ回路に関するものである。
従来の技術
近年、デジタル回路において、マルチプレクサ、デマル
チプレクサなど、基準クロックパルスを分周し、位相の
ずれたクロックパルスによってデータの受は渡しを行う
ことが多くなっている。
チプレクサなど、基準クロックパルスを分周し、位相の
ずれたクロックパルスによってデータの受は渡しを行う
ことが多くなっている。
以下図面を参照しながら上述の位相のずれたクロックパ
ルスによるデータの受は渡しについて一例を用いて説明
する。第３図、第４図は、従来のマルチプレクサの一部
の回路図及びタイミング図である。第３図において、７
，８．１１はＤ−フリップフロップ、９，１ｏは入力ク
ロックパルスを分周するＴ−フリップフロップである。
ルスによるデータの受は渡しについて一例を用いて説明
する。第３図、第４図は、従来のマルチプレクサの一部
の回路図及びタイミング図である。第３図において、７
，８．１１はＤ−フリップフロップ、９，１ｏは入力ク
ロックパルスを分周するＴ−フリップフロップである。
以上のように構成されたマルチプレクサにおいて、まず
、Ｄ−フリップフロップ７において、入力データ■が基
本クロックパルスにでラッチされ０のように出力される
。また、基本クロックバルＫをリセットパルスＬのもと
てＴ−フリップフロップ９，１０によってＭ、Ｎのよう
に分周する。
、Ｄ−フリップフロップ７において、入力データ■が基
本クロックパルスにでラッチされ０のように出力される
。また、基本クロックバルＫをリセットパルスＬのもと
てＴ−フリップフロップ９，１０によってＭ、Ｎのよう
に分周する。
そして、Ｔ−７リノプフロツプ９，１０で遅延時間ｔ１
が生じているので、Ｄ−フリップフロップ１１において
基本クロックパルスにでラッチし、同期させて、Ｐのご
ときクロック出力を得る。次にデータｏｆ、クロックパ
ルスＰでラッチし、Ｑのように、４つに１つのデータを
得る。
が生じているので、Ｄ−フリップフロップ１１において
基本クロックパルスにでラッチし、同期させて、Ｐのご
ときクロック出力を得る。次にデータｏｆ、クロックパ
ルスＰでラッチし、Ｑのように、４つに１つのデータを
得る。
発明が解決しようとする問題点
しかしながら、第２図の回路構成では、電源電圧、温度
変化、素子自体などのばらつきによって、データ０と分
周されたクロックパルスＰの間におけるタイミングがず
れ（ｔ４）、Ｄ−フリ、ｙプフロップ８において十分に
セットアツプタイムやホールドタイムがとれないことが
起こるという問題点を有していた。
変化、素子自体などのばらつきによって、データ０と分
周されたクロックパルスＰの間におけるタイミングがず
れ（ｔ４）、Ｄ−フリ、ｙプフロップ８において十分に
セットアツプタイムやホールドタイムがとれないことが
起こるという問題点を有していた。
本発明は、上記問題点に鑑み、遅延時間などにより位相
のずれたクロックパルスによるデータの受は渡しをより
簡単にする回路を提供するものである。
のずれたクロックパルスによるデータの受は渡しをより
簡単にする回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するために、本発明のマルチプレクサ
の回路は、入力データを基準クロックパルスに同期させ
るＤ−フリップフロップと、基準クロックパルスを分周
するためのＴ−フリップフロップと、その分周されたク
ロックパルスを遅延させるための遅延回路と、分周され
遅延されたりｄワクパルスでデータ音マルチプレクサす
るためのＤ−フリップフロップと、その出力を基本クロ
ックに同期させるためのＤ−７リソプフロツプという構
成を備えたものである。
の回路は、入力データを基準クロックパルスに同期させ
るＤ−フリップフロップと、基準クロックパルスを分周
するためのＴ−フリップフロップと、その分周されたク
ロックパルスを遅延させるための遅延回路と、分周され
遅延されたりｄワクパルスでデータ音マルチプレクサす
るためのＤ−フリップフロップと、その出力を基本クロ
ックに同期させるためのＤ−７リソプフロツプという構
成を備えたものである。
作 用
本発明は、上記した構成によって、基準クロックパルス
を分周したクロックパルスによって、入力データをマル
チプレクサし、また、その結果を基準クロックパルスに
同期させ出力することができることになる。
を分周したクロックパルスによって、入力データをマル
チプレクサし、また、その結果を基準クロックパルスに
同期させ出力することができることになる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。第１図は、本発明の一実施例におけるマルチプ
レクサの一部の回路図である。第１図において、１は入
力データＡを基準クロックパルスＢに同期させるための
Ｄ−フリップフロップ、４，５は基準クロックパルスＢ
を分周するためのＴ−フリップフロップ、６はそれを遅
延するための遅延回路、２は遅延されたクロックパルス
Ｇで入力データＦをマルチプレクサするＤ−フリップフ
ロップ、３は基準クロックパルスＢに同期させるための
Ｄ−７リソプフロツプである。
明する。第１図は、本発明の一実施例におけるマルチプ
レクサの一部の回路図である。第１図において、１は入
力データＡを基準クロックパルスＢに同期させるための
Ｄ−フリップフロップ、４，５は基準クロックパルスＢ
を分周するためのＴ−フリップフロップ、６はそれを遅
延するための遅延回路、２は遅延されたクロックパルス
Ｇで入力データＦをマルチプレクサするＤ−フリップフ
ロップ、３は基準クロックパルスＢに同期させるための
Ｄ−７リソプフロツプである。
以上のように構成されたマルチプレクサ回路について、
以下その動作について第２図とともに説明する。入力デ
ータＡは基準クロックパルスＢでラッチされデータＦと
なって出力される。また、リセットパルスＣのもとで、
基準クロックパルスＢはＴ−フリップフロップ４，６に
よって、それぞれり、Ｅと分周される。このＴ−フリッ
プフロップ４，５には、遅延時間ｔ１があるため基準ク
ロックパルスに対し、位相がずれてくるが、次のＤ−フ
リップフロップ２で確実にラッチし、マルチプレクサで
きるように、すなわち、 ｔ３ ” ｔｓｕ ＜ ”１ ” ｔ２ ＜ ｔｃｋ
’ｈｏを満すように（ｔｓｕはセットマツプタイム、
ｔｈｏはホールドタイム）遅延回路で分周されたクロッ
クパルスＦｉ遅延させクロックパルスＧを得る。そして
その遅延させたクロックパルスＧでＤ−フリップフロッ
プ２においてデータＦをラッチし、マルチプレクサし出
力Ｈｉ得る。次にこのデータＨをＤ−フリップフロップ
３において基準クロックパルスＢでラッチし基準クロッ
クパルスＢに同期させ出カニを得る。
以下その動作について第２図とともに説明する。入力デ
ータＡは基準クロックパルスＢでラッチされデータＦと
なって出力される。また、リセットパルスＣのもとで、
基準クロックパルスＢはＴ−フリップフロップ４，６に
よって、それぞれり、Ｅと分周される。このＴ−フリッ
プフロップ４，５には、遅延時間ｔ１があるため基準ク
ロックパルスに対し、位相がずれてくるが、次のＤ−フ
リップフロップ２で確実にラッチし、マルチプレクサで
きるように、すなわち、 ｔ３ ” ｔｓｕ ＜ ”１ ” ｔ２ ＜ ｔｃｋ
’ｈｏを満すように（ｔｓｕはセットマツプタイム、
ｔｈｏはホールドタイム）遅延回路で分周されたクロッ
クパルスＦｉ遅延させクロックパルスＧを得る。そして
その遅延させたクロックパルスＧでＤ−フリップフロッ
プ２においてデータＦをラッチし、マルチプレクサし出
力Ｈｉ得る。次にこのデータＨをＤ−フリップフロップ
３において基準クロックパルスＢでラッチし基準クロッ
クパルスＢに同期させ出カニを得る。
以上のように、本実施例によれば、多少回路規模は大き
くなるものの電源電圧、温度、素子のばらつきによって
、それぞれの遅延時間が変わっても、セットアツプタイ
ム、ホールドタイムも十分にとれ、安定してマルチプレ
クサ動作ができるものである。
くなるものの電源電圧、温度、素子のばらつきによって
、それぞれの遅延時間が変わっても、セットアツプタイ
ム、ホールドタイムも十分にとれ、安定してマルチプレ
クサ動作ができるものである。
発明の効果
以上のように、本発明によれば、位相のずれたクロック
パルスであっても安定してデータの受は渡しができ、実
際のデジタル回路構成に用いて効果大なるものである。
パルスであっても安定してデータの受は渡しができ、実
際のデジタル回路構成に用いて効果大なるものである。
第１図は本発明の一実施例におけるマルチプレクサ回路
の回路図、第２図は第１図の動作説明のための波形図、
第３図は従来のマルチプレクサ回路の回路図、第４図は
第３図の動作説明のための波形図である。 １．２．３・・・・・・Ｄ−フリップフロップ、４，６
・・・・・・Ｔ−フリップフロップ、６・・・・・・遅
延回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （ハ） ｌ）ｅ Ｄ４Ｄｚ Ｄ３
Ｄ４Ｄｓ Ｄｒ Ｄ−ｒ Ｄａ Ｄｑ（
１ン Ｄｏ Ｄｏ
ｏｏ Ｄｏ ＩＩ）４ Ｄ４
１）４ １）４第３図
の回路図、第２図は第１図の動作説明のための波形図、
第３図は従来のマルチプレクサ回路の回路図、第４図は
第３図の動作説明のための波形図である。 １．２．３・・・・・・Ｄ−フリップフロップ、４，６
・・・・・・Ｔ−フリップフロップ、６・・・・・・遅
延回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （ハ） ｌ）ｅ Ｄ４Ｄｚ Ｄ３
Ｄ４Ｄｓ Ｄｒ Ｄ−ｒ Ｄａ Ｄｑ（
１ン Ｄｏ Ｄｏ
ｏｏ Ｄｏ ＩＩ）４ Ｄ４
１）４ １）４第３図
Claims (2)
- （１）入力データを基準クロックパルスに同期させるた
めの第１のＤ−フリップフロップと、第１のフリップフ
ロップの出力を基準クロックパルスと位相のずれたクロ
ックパルスでラッチする第２のＤ−フリップフロップと
、第２のＤ−フリップフロップの出力を基準クロックパ
ルスに同期させる第３のＤ−フリップフロップとを備え
たことを特徴とするマルチプレクサ回路。 - （２）基準クロックパルスを分周するｎ段の縦続接続さ
れたＴ−フリップフロップと、前記Ｔ−フリップフロッ
プのｎ段目の出力を遅延させる遅延回路と、第１のＤ−
フリップフロップの出力を、前記遅延回路の出力パルス
でラッチする第２のＤ−フリップフロップとを備えたこ
とを特徴とする特許請求の範囲第１項記載のマルチプレ
クサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231670A JPS6386934A (ja) | 1986-09-30 | 1986-09-30 | マルチプレクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231670A JPS6386934A (ja) | 1986-09-30 | 1986-09-30 | マルチプレクサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386934A true JPS6386934A (ja) | 1988-04-18 |
Family
ID=16927140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231670A Pending JPS6386934A (ja) | 1986-09-30 | 1986-09-30 | マルチプレクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241508A (ja) * | 1991-01-14 | 1992-08-28 | Nippon Telegr & Teleph Corp <Ntt> | マルチプレクサ |
-
1986
- 1986-09-30 JP JP61231670A patent/JPS6386934A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241508A (ja) * | 1991-01-14 | 1992-08-28 | Nippon Telegr & Teleph Corp <Ntt> | マルチプレクサ |
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