JPS63887A

JPS63887A - メモリカ−トリツジ

Info

Publication number: JPS63887A
Application number: JP61143349A
Authority: JP
Inventors: Akito Sakamoto; 章人酒本
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Ltd
Priority date: 1986-06-19
Filing date: 1986-06-19
Publication date: 1988-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［　ＮＦ；’　Ｘｊ．　ｌの利用分野］この発明は、メ
モリカートリ．ノジに関し、さらに詳しくは、ＩＣファ
イルメモリカートリッジ（以ドメモリカートリッジ）の
アドレス発生回路の改良に関する。

［従来の技術コ一般に、メモリカートリッジは、メモリ素−ｒとコネク
タとをケースに収納し、コネクタを介してメモリカート
リッジ１リ御装置（以下カートリッジ制御装置）に装着
されて、ホストコンピュータ（いわゆる情報処理装置）
又はそのプロセッサ等と接続され、使用される。そして
コンピュータシステムの外部，内部，補助記憶装置等の
増設乃至補助記憶媒体としての役割を宋たす。

従来のメモリカートリッジにあっては、例えば、メモリ
容ｉＩｔを５００Ｋバイトとした場合、アドレス本数は
２１θ〜ａｔＳの１９木となり、これにデータバスｄθ
〜ｄ７の８木、電源、グランド、コントロール信号を加
えると、その数は３０木以−１−にもなり、コネクタの
ピン数もこれと同等かそれ以１−のちのが必四となる。

そしてこのようにピン数の多いコネクタを介してメモリ
カートリッジをカートリｌジ劃御装置とが接続されるこ
とになる。

［解決しようとする問題点］このようなことから、その挿抜力は大きくなり、しかも
、相７ｆ接続に対する信頼性も低下する。最近では、特
に、メモリカートリッジが大容量化する傾向にあって、
このようなことが大きな問題となって来ている。

この発明は、このようなメモリカートリッジの人容頃化
に伴うコネクタピン数の増加とそれによる、挿抜力の増
大、そしてその接続に対する信頼性の低ドという欠点を
解決し、以て信頼性に優れ、人容［Ｉ１′化に適するよ
うなメモリカートリッジを提供することを１１的とする
。

［問題点を解決するための丁段コこのような１１的を達成するためのこの発明のメモリカ
ートリッジにおけるＬ段は、゛１″．導体メモリと、こ
の半導体，メモリの上位アドレスを保持するラッチ回路
と、情報処理装置又はカートリッジ１り御装置から送出
されたアクセス信と・若しくはチップセレクト信−３・
を計数するカウンタとを備えていて、カウンタの計数結
果を゛ｌ’導体メモリの下位アドレスとし、カウンタの
数値に応じて゛１４導体メモリをアクセスするというも
のである。

ところで、外部補助記憶装置の記憶媒体として使用され
るメモリカートリッジは、フロッピーディスク等と同様
のメモリ配列を持たせると従来のＤＯＳ　（ディスクオ
ペレーティングシステム）が使え、ソフトウエアのコス
ト１一昇を低減できる利点がある。しかし、フロッピー
ディスクでは、データの読み／占きがセクター中位で？
１゜われることから、いわゆるブロック転送となり、セ
クタ内がンーケンシャルアクセスとなるこのようなことから、メモリカートリッジを劃御するカ
ートリッジ制御装置にあっては、ホス１・コンピュータ
（ホストＣＰＵ）から送出されたトラソク番一』・、セ
クタ爵号の情報からメモリブロックの先頭アドレスを計
算し、そのアドレスから１ブロック分のデータを順次送
ることが考えられ、このようにすれば効率がよ《、シか
もメモリカートリッジをフロッピーディスクと同様に取
り扱うことができる。

このような場合に、前記のようにメモリカートリッジ側
の内部にブロックの先頭アドレスを表す上位アドレスを
保持するラッチ回路と、下位アドレスを発生ずるための
カウンタとを設けておき、ラッチ回路のデータとカウン
タのデータとをもって半導体メモリに対するアドレス信
号とすることにより、カートリッジ制御装置に対するア
ドレスパスの数を減らすことができ、もって、コネクタ
のピン数を減らすことができる。

その結果、挿抜力が大きくなく、接続に対して信頼性の
高いメモリカートリッジを提供できる。

［実施例コ以ド、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明を適用した−・実施例のメモリカー
トリノジのブロソク図、第２図は、カートリッジ制御装
置のブロック図である。

２０は、メモリカートリッジであって、第２図に見るカ
ートリノン制御装置１０に装？゛１される。

カートリッジ制御装置１０は、第１図のメモリカートリ
ッジ２０を駆動するための制御装置であり、ホストＣＰ
Ｕ　（図示せず）からのデータを、そのデータバスＤｏ
”ｌ）７＋　コネクタ１１（点線で示す），内部のデー
タバスを介して受け、それぞれのデータに応じてデータ
バスバッファ２、トラックレジスタ３，セクタレジスタ
４，コマンドレジスタ５及びステータスレジスタ６に選
択的に格納する。

■は、これらトランクレジスタ３，セクタレジスタ４，
コマンドレジスタ５及びステータスレノスタ６のデータ
を参照してメモリカートリッジのアドレス等を算出する
インタフェ・會ス：ｔｌｌｌＲＣＰＵ（マイクロブロセ
ノサ）であって、７は、データバスバ．７ファ２、トラ
ンクレジスタ３ｌセクタレジスタ４．コマンドレジスタ
５及びステータスレジスタ６を、人力されたアドレス信
号から選択するアドレスデコーダである。すなわち、ホ
ストＣＰＵからのアドレスイ．＋号Ａθ〜Ａ２．　そし
てチップセレクトσ百は、データバスバッファ２，各種
レジスタ３〜６を選択するための選択信′−号としてア
ドレスデコーダ７に入力され、これによってデコードさ
れる。

また、［）ＲＱ，ＩＲＱはホストＣＰＵに対するデータ
安求、割込み要求の信号である。そして、コネクタ１２
（点線で示す）を介してカートリッジ制御装置１０にメ
モリカートリッジ２０が装着される。なお、８，９は、
ＮＡＮＩ）ゲートであって、アウトプットイネーブルＯ
Ｅ，　ライトイネーブルＷＥのいずれかを選択的に出力
する。

一方、メモリカートリッジ２０は、第１図に見るように
、半導体メモリ素了２１（例えばメモリアレイ）とメモ
リバックアップ用電／ｔｈ（図示せず）を内蔵していて
、カートリッジ制御装置１０のコネクタ１２とコネクタ
２５（点線で示す）を介して接続され、コネクタ２５．
１２においてメモリカートリッジ２０が着脱が可能な構
造となっている。ここで、カートリッジ制御装置１０と
メモリカートリッジ２０の間の信シノの伝達は、コネク
タ１２．２５を経１１１シて行われる。

そこで、メモリカートリッジ２０のメモリ素子２ｌのデ
ータライン１〕θ〜１〕７は、そのデータバスｄ　ｏ　
−ｄ　７　１　コネクタ２５を通して、カートリソジ制
御装置１０に接続されることになる。

一方、アドレスラインの１ｔ位バイトＡ８〜Ａ，ｓ．Ａ
ｔｓ〜Ａ２ａは、ランチ回路２２．２３に接続され、ラ
ッチ回路２２．２３は、コネクタ２５に接続されたアド
レスバスａθ〜ａ７と接続されている。したがって、ア
ドレスバスａθ〜ａ７のデータがラッチ回路２２および
２３にラフチされ、これがアドレスデータとなる。この
ときラッチ回路２２．２３はそれぞれストローブ信Ｓ７
，　　ＳＴＲＯＢＥＩ．ＳＴＲＯＢＥ２で制御される。

また、第２図におけるデータバスバ，フ７・２に対する
選択信５ノ・はＳＥＬとして、コネクタ２５を通して、
メモリカートリッジ２０に入力され、この信号・Ｓ　Ｅ
　Ｌは、カウンタ２４により計数されるこの計数結果が
メモリ素子２１の下位のアドレスラインに人力され、下
位バイトＡＤ−Ａ７のアドレス信シｊ・となる。

次に、動作について説明すると、データバスバ，ファ２
に洛納されたデータは、データバス，フネクタ１２，コ
ネクタ２５を介してメモリカートリッジ２０のデータバ
スｄθ〜ｄ７に送出され、トラックレジスタ３，セクタ
レジスタ４，コマンドレジスタ５及びステータスレジス
タ６の各レジスタは、インタフェース制御ＣＰＵＩによ
り制御される。

ホストＣＰＵからのアドレス信号ＡＤ−Ａ２と、これよ
り上位のアドレスであるＡ３〜のアドレス信号をデフー
ドしてつくられたチップセレクトＣＳとをアドレスデコ
ーダ７でデコーダドして、データバスバッフγ２，トラ
ックレジスタ３，セクタレジスタ４，コマンドレジスタ
５及びステータスレジスタ６の各レジスタが選択され、
インタフエース制御ＣＰＵＩは、ＤＲＱ，ＩＲＱの各信
一ｊ゛によりホス｝ＣＰＵから制御されて読出し／書込
みの動作をし、ホストＣＰＵからのＲ／Ｗで方向を切り
替える。

さらに、ホストＣＰＵから指示されるリード／ライトイ
，〒１号Ｒ／Ｗの状態，すなわち転送方向によりアウト
プットイネーブルＯＥ，　　ライトイネーブルＷＥのい
ずれかをアクティブにするためにインタフェース制御Ｃ
ＰＵＩは、Ｎ　Ａ　Ｎ　Ｉ）ゲート８，９に対してゲー
ト信号Ｇｌ，Ｇ２を出力する。ホス｝ＣＰＵがデータバ
スバッファ２とデータ転送ヲ行う際、データバスバッフ
ァ２に対する選択信号・がアクティブとなり、アドレス
デコーダ７がこれをデコードして、その選択信号がＳＥ
Ｌとして、メモリカートリッジ２０にも出力される。

データ転送に際しては、ホス｝ＣＰＵがトラックレジス
タ３にトラックＭ　Ｓじ・、セクタレジスタ４にセクタ
番一Ｊをｌ’Ｆき込む。インタフェース制御川ＣＰＵ１
は、トラックレジスタ３、セクタレジスタ４の内容をｔ
！ｔ（ｉｔ，てメモリカートリ，ジ２０のアドレスを算
出し、メモリカートリッジ２０に対して、４一位アドレ
スａ８〜ａ２３をアドレスバスａθ〜ａ７とＳＴＲＯＢ
ＥＩ．ＳＴＲＯＢＥ２の送出タイミングでメモリカート
リノジ２０のランチ回路２２及び２３にそれぞれ送出し
てこれらにセットする。

その後、ホストＣＰＵはコマンドレジスタ５に転送コマ
ンドを送り、データリクエスト信号［）ＲＱがアクティ
ブになるのを待つ。

インタフェース制御用ＣＰＵＩは、コマンドレジスタ５
の内容を判断して、ホストＣＰＵからメモリカートリッ
ジ２０へのデータ転送（ＷＲ　Ｉ　ＴＥ），又はメモリ
カートリッジ２０からホストＣＰＵへのデータ転送（　
Ｒ　Ｅ　Ａ　Ｉ）　）を開始する。

ＩＣファイルメモリの下位アドレスａ　Ｑ　’＝　１　
７は、データバスバッファ２への選択信号をメモリカー
トリッジ２０のカウンタ２４で計数することにより作ら
れ、データを１バイト読むか又は書き込むご七にアドレ
スａθ〜ａ７は、１つづつ更新される。

メモリへの読出し／一｝込みは、ホストＣＰＵからのＲ
／Ｗ信号によってタイミングをとるが、コマンドレジス
タ５に，！Ｆかれたコマンドの内容によってメモリへの
Ｉ’Ｆ込みならばラ−（　トイネーブル信号・Ｗτを送
出し、読出しならばアウトイネーブル信シノ・σ丁をア
クティブにする。前記Ｒ／Ｗ信号は、これらイネーブル
信号・によりＮ　Ａ　Ｎ　Ｉ）ゲート８．９においてそ
れぞれゲートされ、ＷＥ．ＯＥとしてメモリカートリッ
ジ２０側に出力される。

以Ｉｔの様にして、ＩＣファイルメモリ−１二のメモリ
空間を、仮想的にフロッピーディスクと同様に、複数の
トラック、セクタに分割し、指定したトラック番号、セ
クタ番号のメモリから、１セクタ分のデータをブロック
転送することができる。

さて、この実施例のコネクタ２５における接続ピン数は
図示された信壮線の本数で２１木、又は図示されていな
い電源ライン，ライトプロテクト等を合わせて２４木で
ある。この本数の信シ−ノ線で、Ａθ〜Ａ２Ｊすなわち
１６ＭＢＹＴＥのメモリ空間をアクセスすることがＩｉ
ｆ能である。

以上説明してきたが、実施例における　ホストＣＰＵは
、いわゆる情報処理装置一般であってよいことはもちろ
んである。また、実施例では、ＳＥＬ信シじ・をカウン
タのカウント信弓・とじているが、これは、いわゆるア
クセスイ；；号″であって、このアクセスＧＣ”ｆに代
えて、チップセレクト信ｔノ・によってもよってもよい
ことはもちろんである。

なお、この発明におけるメモリカートリッジには、いわ
ゆるＩＣカードのようなものをはじめとして、ＲＡＭパ
ック等のようにメモリを内蔵して情報処理装置に接続さ
れる記憶デバイスを含む概念としての意味を持つもので
ある。

［発明の効果コ以１−の説明から理解できるように、この発明にあって
は、゛１１導体メモリと、この半導体メモリの１・．位
アドレスを保持するラッチ回路と、情報処理装置叉はカ
ートリソジ制御装置から送出されたアクセス（．−′ｉ
弓骨’＋し＜はチップセレクト信吋をｊ１数するカウン
タとを備えていて、カウンタの計数結果を゛ヒ導体メモ
リの下位アドレスとし、カウンタの数値に応じて゛１１
導体メモリをアクセスするようにしているので、、コネ
クタのビン数を低減できる。

その結果、挿抜力が大きくなく、接続に対してイ．．頼
性の高いメモリカートリノンを提供できる。

４．図而のｆｆｒｉ中な説明筆１図は、この発明を適用した一実施例のメモリカート
リッジのブロック図、第２図は、カートリ，ソジ制御装
置のブロック図である。

ｌ・・・インタフェース制１１ｃＰＵ１２・・・データ
バスバッファ、３・・・トラックレジスタ、４・・・セ
タレジスタ、５・・・ステータスレジスタ、６・・・コ
マンドレジスタ、７・・・アドレスデコーダ、８，９・
・・Ｎ　Ａ　Ｎ　Ｉ）ゲート、１０・・・メモリカート
リッジｆｆｉｌ御装置、１１，１２．２５・・・コネク
タ、２０・・・メモリカートリッジ、２１・・・゛１′導体メモリ素ｒ１２２．２３・・・ラッチ回路、２４・・・カウンタ、第
１図第２図／＋０

Claims

【特許請求の範囲】

（１）半導体メモリと、この半導体メモリの上位アドレ
スを保持するラッチ回路と、情報処理装置又はメモリカ
ートリッジ制御装置から送出されたアクセス信号若しく
はチップセレクト信号を計数するカウンタとを備え、前
記カウンタの計数結果を前記半導体メモリの下位アドレ
スとし、前記カウンタの数値に応じて前記半導体メモリ
をアクセスすることを特徴とするメモリカートリッジ。
（２）半導体メモリはケースに収納され、メモリカート
リッジ制御装置にコネクタを介して装着され、このメモ
リカートリッジ制御装置から上位アドレス及びアクセス
信号若しくはチップセレクト信号が送出されることを特
徴とする特許請求の範囲第１項記載のメモリカートリッ
ジ。
（３）半導体メモリは、電池でバックアップされたスタ
ティックＲＡＭであり、このスタティックＲＡＭのデー
タバス及びアドレスバスがコネクタに接続されているこ
とを特徴とする特許請求の範囲第１項又は第２項記載の
メモリカートリッジ。