JPS5897088A - 表示ｒａｍ制御方式 - Google Patents
表示ｒａｍ制御方式Info
- Publication number
- JPS5897088A JPS5897088A JP19657281A JP19657281A JPS5897088A JP S5897088 A JPS5897088 A JP S5897088A JP 19657281 A JP19657281 A JP 19657281A JP 19657281 A JP19657281 A JP 19657281A JP S5897088 A JPS5897088 A JP S5897088A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- display
- sent
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
゛ この発明は独自の表示ＲＡＭを備えた表示制御
御装置において、ＯＰＵより送出される２つの信号から
表示制御信号を作成するよう１ニジだ表示ＲＡＭ制御万
式書ニーする。
表示制御信号を作成するよう１ニジだ表示ＲＡＭ制御万
式書ニーする。
発明の技術的背景
従来、ＲＡＭを表示用として使用する場合、デユーティ
Ｃ：応じた本数の選択信号（コモン信号）を必要とした
表示制御方式が用いられていた。′ 背景技術の間融点 このような方式では１チツプのシステムでは間ＩＩ（二
ならないが、表示機能が多機能となり、表示専用チップ
が必要となった場合４：、ＯＰＵと表示専用チップ間で
送出される選択信号の本数が多くなり、そのインタフェ
ースが檎ｍ ｔ＝なるという欠点があった。
Ｃ：応じた本数の選択信号（コモン信号）を必要とした
表示制御方式が用いられていた。′ 背景技術の間融点 このような方式では１チツプのシステムでは間ＩＩ（二
ならないが、表示機能が多機能となり、表示専用チップ
が必要となった場合４：、ＯＰＵと表示専用チップ間で
送出される選択信号の本数が多くなり、そのインタフェ
ースが檎ｍ ｔ＝なるという欠点があった。
発明の目的
この発明は上記の点（＝＠みてなされたもので、その目
的は独自の表示ＲＡＭを備えた表示制御装置（：おいて
、ＯＰＵより送出される２つの信号から表示制御信号を
作成するようにした表示ＲＡＭ制御方式を提供すること
にある。
的は独自の表示ＲＡＭを備えた表示制御装置（：おいて
、ＯＰＵより送出される２つの信号から表示制御信号を
作成するようにした表示ＲＡＭ制御方式を提供すること
にある。
発明の概要
ＯＰＵより送出される２つの信号（りｐツク信号φム、
フレーム信号ＰＲ）とからｎ進カウンタのクリア信号を
作成し、さらに上記７レ一ム儒号ＦＲよりコモン信号に
同期したフレーム信号ＦＲ’ を作るタイミング信号発
生回路とを設けている。
フレーム信号ＰＲ）とからｎ進カウンタのクリア信号を
作成し、さらに上記７レ一ム儒号ＦＲよりコモン信号に
同期したフレーム信号ＦＲ’ を作るタイミング信号発
生回路とを設けている。
発明の実施例
以下、図面を参照してこの発明の一実施例を説明する。
第１図は表示ＲＡＭを備えた表示制御装置を示すブロッ
ク図である０図口おいて、１１は鶴進カウンタである。
ク図である０図口おいて、１１は鶴進カウンタである。
このｎ進カウン１１１のクロック端子ＯＰにはＯＰＵ
（図示せず）から送出されるクロック信号φムが入力さ
れる。
（図示せず）から送出されるクロック信号φムが入力さ
れる。
また、ＯＰＵより送出される７レ一ム信号ＰＲはタイミ
ング信号発生回路１２（二人力される。
ング信号発生回路１２（二人力される。
このタイミング信号発生回路１ｊはクロックドインバー
タ１′２１〜１２６１インバータ１２１〜１１１１．ア
ンド回路ＩＳとにより構成されているもので、インバー
タ１２７の出力信号（０点の信号）及びクロックドイン
バータ１２Ｊの出力信号（０点の信号）はそれぞｈアン
ド回路７Ｊに入力される。そして、このアンド回路ＩＪ
の出力は上記ｎ進カウンタ１１のクリア端子ＯＬ（二人
力される。また、インバータ１２＃の出力信号は７レ一
ム信号ＦＶ として出力される。そして、上記ｎ進カウ
ンタ１１から出力される信号は信号ラインｘ１〜ｘｊを
介してアンド回路１４１〜Ｊ４ｊに入力される。また、
ＯＰＵから送出されるチップセレクト信号０８はインバ
ータ１ｓを介して上記アンド回路１４１〜１４Ｊ鑑＝入
力される。しかして、ＯＰＵから送出される行アドレス
信号（ｘ１〜Ｘｊ）にアンド回路１６１〜１６ｊに入力
される。ここで、上記アンド回路１６１〜１６Ｊ−二は
チップセレクト信号Ｃ８が入力される。そして、上記ア
ンド回路１４１及び１６１の出力信号ないし上記アンド
回路Ｊ４ｊ及び１６Ｊの出力信号はオア回路１１１ない
し１ｆｌＪを介して行デコーダ（ＲＯＷ Ｄ１００ＲＩ
！１Ｒ）１ 、ｌに入力される。この行デコーダは表示
用孔ムＭＪｊｌの行アドレスを指定する。また、ＯＰＵ
より送出されるデータＤ、〜Ｄ／はデータ制御部（ＤＡ
’Ｉ’ム０ＯＮＴＲＯＬ）Ｊ ｌ：入力される。このデ
ータ制御部３０にはＯＰＵより送出されるチップセレク
ト信号０８が入力される。また、ＯＰＵより送出される
チップセレクト信号Ｏ８及び読出し／書込み信号Ｒ／Ｗ
は上記データ制御部２０に人力される。さらＣ二、ＯＰ
Ｕより送出される列アドレス信号（Ｙ、〜Ｙｍ）は列デ
コーダ（ＯＯＬＵＭＮ ＤｌｏｏＤｌｉｔＲ）ｊＪｌ
二人力される。
タ１′２１〜１２６１インバータ１２１〜１１１１．ア
ンド回路ＩＳとにより構成されているもので、インバー
タ１２７の出力信号（０点の信号）及びクロックドイン
バータ１２Ｊの出力信号（０点の信号）はそれぞｈアン
ド回路７Ｊに入力される。そして、このアンド回路ＩＪ
の出力は上記ｎ進カウンタ１１のクリア端子ＯＬ（二人
力される。また、インバータ１２＃の出力信号は７レ一
ム信号ＦＶ として出力される。そして、上記ｎ進カウ
ンタ１１から出力される信号は信号ラインｘ１〜ｘｊを
介してアンド回路１４１〜Ｊ４ｊに入力される。また、
ＯＰＵから送出されるチップセレクト信号０８はインバ
ータ１ｓを介して上記アンド回路１４１〜１４Ｊ鑑＝入
力される。しかして、ＯＰＵから送出される行アドレス
信号（ｘ１〜Ｘｊ）にアンド回路１６１〜１６ｊに入力
される。ここで、上記アンド回路１６１〜１６Ｊ−二は
チップセレクト信号Ｃ８が入力される。そして、上記ア
ンド回路１４１及び１６１の出力信号ないし上記アンド
回路Ｊ４ｊ及び１６Ｊの出力信号はオア回路１１１ない
し１ｆｌＪを介して行デコーダ（ＲＯＷ Ｄ１００ＲＩ
！１Ｒ）１ 、ｌに入力される。この行デコーダは表示
用孔ムＭＪｊｌの行アドレスを指定する。また、ＯＰＵ
より送出されるデータＤ、〜Ｄ／はデータ制御部（ＤＡ
’Ｉ’ム０ＯＮＴＲＯＬ）Ｊ ｌ：入力される。このデ
ータ制御部３０にはＯＰＵより送出されるチップセレク
ト信号０８が入力される。また、ＯＰＵより送出される
チップセレクト信号Ｏ８及び読出し／書込み信号Ｒ／Ｗ
は上記データ制御部２０に人力される。さらＣ二、ＯＰ
Ｕより送出される列アドレス信号（Ｙ、〜Ｙｍ）は列デ
コーダ（ＯＯＬＵＭＮ ＤｌｏｏＤｌｉｔＲ）ｊＪｌ
二人力される。
そして２列デコーダ２１は表示ＲＡＭＪｊｌの列アドレ
スを指定する。しかして、上記表示１６人ＭＪｊｌから
出力される表示データは表示ＬＡＴＯＨ／ＬｇＶＥＬ
変換回ＩＱ Ｊ ｊ （：入力ｔｌ ｔｔ！ 。
スを指定する。しかして、上記表示１６人ＭＪｊｌから
出力される表示データは表示ＬＡＴＯＨ／ＬｇＶＥＬ
変換回ＩＱ Ｊ ｊ （：入力ｔｌ ｔｔ！ 。
ｔｊ７）表示ＬＡＴＯＨ／ＬＥＶＥＬ 変換回路ｊｊに
は上記タイミング信１発生回路１２から出力される７レ
一ム信号ＦＩＬ’が入力される。そして、上記表示ＬＡ
ＴＯＨ／Ｌ１１ＶＦｆＬ変換１ｍ路ｊｘ７６ｈｐ。
は上記タイミング信１発生回路１２から出力される７レ
一ム信号ＦＩＬ’が入力される。そして、上記表示ＬＡ
ＴＯＨ／Ｌ１１ＶＦｆＬ変換１ｍ路ｊｘ７６ｈｐ。
変換１郎路図示せず）にセグメント信号ＢＢＧ１〜８Ｂ
Ｇｋが出力される。
Ｇｋが出力される。
次（＝、上記のように構成されたとの発明の働作を説明
する。まず、ＯＰＵより送出される＝モン信号００ＭＪ
、クロック信号φム、７レ一ム信号Ｆ！は第２回置ない
しくＣｊＩに示しておく、そして、ＯＰＵから送出され
る７レ一ム信号ＦＢ？！タイミング信号発生回路１２（
二人力される。そして、このタイミング信号発生回路１
２Ｃ二おいて、入力されたフレーム信号ＦＲはタロツク
信号φムに同期して０点（＝ｌｉＱ１図Φ）に示すよう
な波形の信号が表われる０次に、同図（ＤＩ ｔ＝示し
たような０点の信号はクロック信号φム（＝同期して０
点に同図（均に示すような波形が表われる。そして、上
記ω点汲び０点の信号はアンド回路１１（二人力される
ため、アンド回路１１からは同図伊）に示すようなりリ
ア信号ＯＬが出力される。このクリア信号０Ｌ４＝より
覇道カウンタ１１がリセットされる。そして％ ｎ進カ
ウンて、同図麹ないしくＩ）に示すよう（二歩進される
。
する。まず、ＯＰＵより送出される＝モン信号００ＭＪ
、クロック信号φム、７レ一ム信号Ｆ！は第２回置ない
しくＣｊＩに示しておく、そして、ＯＰＵから送出され
る７レ一ム信号ＦＢ？！タイミング信号発生回路１２（
二人力される。そして、このタイミング信号発生回路１
２Ｃ二おいて、入力されたフレーム信号ＦＲはタロツク
信号φムに同期して０点（＝ｌｉＱ１図Φ）に示すよう
な波形の信号が表われる０次に、同図（ＤＩ ｔ＝示し
たような０点の信号はクロック信号φム（＝同期して０
点に同図（均に示すような波形が表われる。そして、上
記ω点汲び０点の信号はアンド回路１１（二人力される
ため、アンド回路１１からは同図伊）に示すようなりリ
ア信号ＯＬが出力される。このクリア信号０Ｌ４＝より
覇道カウンタ１１がリセットされる。そして％ ｎ進カ
ウンて、同図麹ないしくＩ）に示すよう（二歩進される
。
この場合Ｊ−３（８遺カウンタ）の場合につい −て説
明している。また、第２図（ＩＩに示ビた０点の信号は
クロック信号φムに同期して同図山）４二示すようにフ
レーム信号ＰＲ’ として表示ＬＡＴＣＨ／ＬＩＶＥＬ
変換回路２２に出力サレル。
明している。また、第２図（ＩＩに示ビた０点の信号は
クロック信号φムに同期して同図山）４二示すようにフ
レーム信号ＰＲ’ として表示ＬＡＴＣＨ／ＬＩＶＥＬ
変換回路２２に出力サレル。
このこと（二より、上記７レ一ム信号ＰＲ’は同図囚に
示したコモン信号００Ｍ１と同期すること１二なる。
示したコモン信号００Ｍ１と同期すること１二なる。
ところで、ＯＰＵから送出されるチップセレクト信号Ｏ
８が＠０ルベルのときはアンド回路１４１〜７４３（ｊ
−３）のゲートが開いているため、ｎ進カウンタ１ノの
計数値ｒＯＪ〜「７」がアンド回路１４１〜Ｊ４ｊ（Ｊ
−３））オア回路１１１〜Ｊ７ｊＮ−３）を介して行デ
コーダ１８に入力される。そして、この行デコーダ１８
から表示ＲＡＭＪｊｌの「０」行ないし「７」行のアド
レスが指定される。このこと≦＝より、上記表示ＲＡＭ
Ｊ５１の「０」行目ないし「７」行目（；記憶されてい
る表示データは表示ＬＡＴＯＨ／ＬＥＶＥＬ変換回路２
２に出力３Ｆｔ、ル、’）まり、表示ＬＡＴＯＨ／ＬＩ
ＶＢＬ変換回路２２ζ二人力される表示データ（つまり
、０点のデータ）は第２図（Ｊ）に示すように、上記ｎ
進カウンタ１ノの計数値と同じ値の行のデータである。
８が＠０ルベルのときはアンド回路１４１〜７４３（ｊ
−３）のゲートが開いているため、ｎ進カウンタ１ノの
計数値ｒＯＪ〜「７」がアンド回路１４１〜Ｊ４ｊ（Ｊ
−３））オア回路１１１〜Ｊ７ｊＮ−３）を介して行デ
コーダ１８に入力される。そして、この行デコーダ１８
から表示ＲＡＭＪｊｌの「０」行ないし「７」行のアド
レスが指定される。このこと≦＝より、上記表示ＲＡＭ
Ｊ５１の「０」行目ないし「７」行目（；記憶されてい
る表示データは表示ＬＡＴＯＨ／ＬＥＶＥＬ変換回路２
２に出力３Ｆｔ、ル、’）まり、表示ＬＡＴＯＨ／ＬＩ
ＶＢＬ変換回路２２ζ二人力される表示データ（つまり
、０点のデータ）は第２図（Ｊ）に示すように、上記ｎ
進カウンタ１ノの計数値と同じ値の行のデータである。
さらに、上記表示ＬＡＴＯＨ／Ｌｍ！！ＶｇＬ変換回路
２２に人力された一行分の表示デーＩｔｔｉクロック分
遅延されてセグメント信ｑｓｇｏ１〜８１０ｋ（ｋ−３
２）として表示部（図示せず）Ｃ出力される。この結果
、上記表示ＬＡＴＯＨ／Ｌ］１ｇＬ変換回路２１（二人
力されるフレーム信号ＰＲ’ と表示ＬＡＴＯＨ／Ｌｌ
ｉｔＶＢＬ 変換回路２２から出力される表示ＢＡＭＪ
＃の「０」行〜「７」行に対応するセグメン）１１号８
ＢＧ１〜８１Ｇｋ（ｋ、、−３２）との同期がとられる
。ここで、表示凡ムＭＪ＃の各行には８つのデータが記
憶されており、各データが４ビツトで構成されていると
すると一行分のセグメント信号は４Ｘ８−３２となる。
２２に人力された一行分の表示デーＩｔｔｉクロック分
遅延されてセグメント信ｑｓｇｏ１〜８１０ｋ（ｋ−３
２）として表示部（図示せず）Ｃ出力される。この結果
、上記表示ＬＡＴＯＨ／Ｌ］１ｇＬ変換回路２１（二人
力されるフレーム信号ＰＲ’ と表示ＬＡＴＯＨ／Ｌｌ
ｉｔＶＢＬ 変換回路２２から出力される表示ＢＡＭＪ
＃の「０」行〜「７」行に対応するセグメン）１１号８
ＢＧ１〜８１Ｇｋ（ｋ、、−３２）との同期がとられる
。ここで、表示凡ムＭＪ＃の各行には８つのデータが記
憶されており、各データが４ビツトで構成されていると
すると一行分のセグメント信号は４Ｘ８−３２となる。
しかして、上記表示ＩＬＡＭＪ ＃に表示データを蓄き
込む場合に＃ヱＯＰＵよりライト信号 を智１ ＃状ａ
、チップセレクト信号０８を′″１”状１Ｍ４ニして、
行アドレス信号（Ｘｔ〜Ｘｊ）及び列アドレス信号（Ｙ
、〜Ｙｍ）にょリアドレｘｔｉ定ｔ、データＤ、〜Ｄ／
を送出することＣ二より行なわれる。
込む場合に＃ヱＯＰＵよりライト信号 を智１ ＃状ａ
、チップセレクト信号０８を′″１”状１Ｍ４ニして、
行アドレス信号（Ｘｔ〜Ｘｊ）及び列アドレス信号（Ｙ
、〜Ｙｍ）にょリアドレｘｔｉ定ｔ、データＤ、〜Ｄ／
を送出することＣ二より行なわれる。
発明の効果
以上詳述したようにこの発明によれば、表示機能が多機
能（＝なり表示専用チップが必要（：なった場合でも独
自の表示８ムＭを備えた表示制御装置（：おいて、２つ
の信号（クロツタ信号φム、７レーム信号ＦＲ）のみで
、多数のデス−ティに応じたセグメント出力を提供で自
る。
能（＝なり表示専用チップが必要（：なった場合でも独
自の表示８ムＭを備えた表示制御装置（：おいて、２つ
の信号（クロツタ信号φム、７レーム信号ＦＲ）のみで
、多数のデス−ティに応じたセグメント出力を提供で自
る。
第１図はこの発明の一実権例を示す表示ＲＡＭを備えた
表示制御装置を示すプ四ツク図、第２図囚ないし山）は
動作を説明するためのメイミングチャートである。 １ノ・・・ｎ進カウンタ、１１・・・メイミンダ信号発
生回路、１８・・・行デコーダ、１＃・・・表示Ｒムに
２０・・・データ制御部、２１・・・列デコーダ、２ｚ
・・・表示Ｌ Ａ Ｔ ＯＨ／Ｌ ｉａ Ｖ Ｂ Ｌ変
換回路。
表示制御装置を示すプ四ツク図、第２図囚ないし山）は
動作を説明するためのメイミングチャートである。 １ノ・・・ｎ進カウンタ、１１・・・メイミンダ信号発
生回路、１８・・・行デコーダ、１＃・・・表示Ｒムに
２０・・・データ制御部、２１・・・列デコーダ、２ｚ
・・・表示Ｌ Ａ Ｔ ＯＨ／Ｌ ｉａ Ｖ Ｂ Ｌ変
換回路。
Claims (1)
- 表示ＲＡＭを備えた表示制御装置において、計数値によ
り上記表示ＲＡＭの行アドレスを指定する一進カクンタ
と、ＯＰＵより送出される７レ一ム信号ＰＲとクロック
信号φムとＣ：より上記ｎ進カウンタのクリア信号ＯＬ
及びフレーム信号ＰＲ’ を作るタイミング信号発生回
路とを具備し上記フレーム信号ＰＲ’ をコモン信号に
同期さ、せるようζ＝したことを特徴とする表示ＲＡＭ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19657281A JPS5897088A (ja) | 1981-12-07 | 1981-12-07 | 表示ｒａｍ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19657281A JPS5897088A (ja) | 1981-12-07 | 1981-12-07 | 表示ｒａｍ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897088A true JPS5897088A (ja) | 1983-06-09 |
| JPH0334076B2 JPH0334076B2 (ja) | 1991-05-21 |
Family
ID=16359965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19657281A Granted JPS5897088A (ja) | 1981-12-07 | 1981-12-07 | 表示ｒａｍ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897088A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225194A (ja) * | 1984-04-23 | 1985-11-09 | 株式会社東芝 | 表示制御回路 |
| JPS63887A (ja) * | 1986-06-19 | 1988-01-05 | Hitachi Maxell Ltd | メモリカ−トリツジ |
-
1981
- 1981-12-07 JP JP19657281A patent/JPS5897088A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225194A (ja) * | 1984-04-23 | 1985-11-09 | 株式会社東芝 | 表示制御回路 |
| JPS63887A (ja) * | 1986-06-19 | 1988-01-05 | Hitachi Maxell Ltd | メモリカ−トリツジ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334076B2 (ja) | 1991-05-21 |
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