JPS6389917A - クロツク断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の基本クロック信号の断を検出す
るクロック断検出回路に関する。

〔従来の技術〕

従来、この種のクロック断検出回路は、基本クロック信
号によりトリガされる再トリガ可能なマルチバイブレー
ク素子と、タイミング調整を行なう抵抗及びコンデンサ
の回路部品とから構成されており、マルチバイブレーク
が非動作状態となることにより基本クロック信号の断を
検出するよ・）にしている。

〔発明が解決しようとする問題点〕

ところで、ゲートアレイを使用する集積回路を用いて情
報処理装置を構成することが行なわれているが、そのよ
うな情報処理装置にクロック断検出回路を付加する場合
、上述したマルチハイブレ−夕素子と抵抗、コンデンサ
を用いた従来のクロック断検出回路ではゲートアレイ用
集積回路中に組込むことができず、外付回路としなけれ
ばならないため、部品数の増大、装置の大型化を招く問
題点があった。

本発明は前述の如き問題点を解決したものであり、その
目的はゲートアレイを用いた集積回路中に組込むことが
容易なりロック断検出回路を提供することにある。

〔問題点を解決するための手段〕

本発明は前述の如き問題点を解決するため、情報処理装
置の基本クロック信号の断状態を検出するクロック断検
出回路に於いて、 前記基本クロック信号の周期より短い周期を有するクロ
ック信号を発生するクロック発生回路と、前記基本クロ
ック信号の立上りに於いて信号を出力するクロック立上
り検出回路と、 前記基本クロック信号の立下りに於いて信号を出力する
クロック立下り検出回路と、 前記クロック発生回路からのクロック信号を計数し、計
数値が規定値に達することにより信Σを出力すると共に
前記クロック立上り検出回路の出力信号により計数値が
クリヤされる第１のカウンタと、 前記クロック発生回路からのクロ・７り信号を計数し、
計数値が規定値に達することにより信号を出力すると共
に前記クロック立下り検出回路の出力信号により計数値
がクリヤされる第２のカウンタとを備えたことを特徴と
するクロック断検出回路。

〔作　用〕

第１のカウンタのカウント値は基本クロック信号が立上
がる毎にクリアされ、第２のカウンタのカウント値は基
本クロック信号が立下がる毎にクリアされる。従って、
基本クロック信号が連続的に“１”となるような基本ク
ロック信号の断が発生した場合は、第２のカウンタから
基本クロック信号の断を示す信号が出力された後、第１
のカウンタから基本クロック信月の断を示す信号が出力
され、基本クロック信号が連続的に“０”となるような
基本クロック信号の断が発生した場合は、第１のカウン
タから信号が出力された後、第２のカウンタから信号が
出力される。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例のブロック図、第２図〜第４図
は第１図の動作説明図である。

クロック発生回路１はアンド素子１０と例えばアンド素
子で構成されたｎ個のバッファ１１−１〜１１−ｎとイ
ンバータ１２とから構成されており、外部トリガ信号１
００によって起動される。第２図に示すように外部トリ
ガ信号１００が“１”となると、先ずアンド素子１０の
出力信号１０１が“１”となり、以下バッファ１１−１
〜１１−ｎの出力信号が順次“１”となる。この場合、
バッファ１１−ｎの出力信号１０２は、アンド素子１０
及びバッファ１１−１〜１１−ｎで生じる遅延により、
外部トリガ信号１００より時間ＴＤＯだけ遅れて“１”
となる。バッファ１１−ｎの出力信号１０２がｕｌ″と
なることにより、インバータ１２の出力信号１０３が“
Ｏ”となり、アンド素子１０に帰還される。これにより
、先ずアンド素子１０の出力信号１０１が０″となり、
以下、バッファ１１−１〜１１−ｎの出力信号が順次“
０”となる。この場合、バッファ１１−ｎの出力信号１
０２が“０”となるのはインバータ１２の出力信号１０
３が“０”となってから時間ＴＤ、後である。従って、
バッファｌＬｎは前記時間ＴＤ０とインバータ１２の遅
延時間とを加算した時間Ｔ　Ｄ　＋だけ、その出力信号
１０２を“１″に保持することになる。

また、バッファ１１−〇の出力信号１０２が“０”とな
ると、インバータ１２の出力信号１０３が“１″となり
、アンド素子１０に帰還される。これにより、バッファ
１１−１〜１１−ｎの出力信号が順次″１″となり、イ
ンバータ１２の出力信号１０３が“ｌ”となってから時
間ＴＤＯ後にバッファ１１−ｎの出力信号１０２が“１
”となる。従って、バッファ１１−ｎは前記時間Ｔ　Ｄ
　ｏとインバータ１２の遅延時間とを加算した時間ＴＤ
、たけ、その出力信号１０２を“０”に保持することに
なる。

このように、外部トリガ信号ｌＯＯが“１”の場合は、
バッファ１１−ｎの出力信号１０２が所定時間ＴＤ、毎
に０″から“１″へ、或いは１″から“０”へ変化する
ので、クロック発生回路ｌからは周期２ＴＤ、のクロッ
ク信号１０２が出力されることになる。尚、クロック信
号１０２の周期が情報処理装置の基本クロック３００の
周期に比較して十分率となるように、バッファ１１−１
〜１１−ｎの個数が設定されているものである。また、
外部トリガ信号ｌＯＯが“θ″の間は、バッファ１０−
ｎの出力信号１０２が０″となるので、クロック信号は
生成されない。また、外部トリガ信号１００としては例
えば電源ユニットの出力確定信号を用いるものである。

クロック発生回路１からのクロック信号１０２は第１．
第２のカウンタ２，３のクロック端子ＣＬＫに加えられ
ており、第１．第２のカウンタ２，３はそれぞれクロッ
ク信号１０２を計数し、計数値が規定値に達する毎にそ
の出力信号２００．２０１を“０“とする。また、カウ
ンタ２，３のリセット端子Ｒ３Ｔにはクロック立上り検
出回路４．クロック立下り検出回路５の出力信号３０３
，４０２が加えられており、信号３０３，４０２がＯ″
となることにより、カウンタ２，３のカウント値はクリ
アされるものである。

クロック立上り検出回路４は第３図に示すように、情報
処理装置の基本クロック信号３００の立」−りに於いて
その出力信号３０３を所定時間“０”とするものであり
、ｍ個のバッファ２０−１〜２０−ｍとインバータ２１
とナンド素子２２とから構成されている。

クロック立上り検出回路４に加えられた基本クロック信
号３００はナンド素子２２の一方の入力端子に加えられ
ると共にバッファ２０−１〜２０−ｍ及びインバータ２
１を介してナンド素子２２の他方の入力端子に加えられ
る。ここで、ｍ段目のバッファ２０−ｍの出力信号３０
１は基本クロック信号３００を所定時間ＴＤ２（ＴＤ２
は各バッファ２０−１〜２０−ｎ＋の遅延時間の合計）
だけ遅延させたものとなり、インバータ２１の出力信号
３０２はバッファ２０−ｍの出力信号を反転したものと
なるので、ナンド素子２２の出力信号３０３は前述した
ように基本クロック信号３００の立上りに於いて所定時
間“０”となる。

また、クロック立下り検出回路５は第４図に示すように
、情報処理装置の基本クロック信号３００の立下りに於
いてその出力信号４０２を所定時間だけ０″とするもの
であり、ｐ個のバッファ３０−１〜３０−ｐとゲート素
子３１とから構成されている。クロック立下り検出回路
５に加えられた基本クロック信号３００はゲート素子３
１の一方の入力端子に加えられると共にｐ個のバッファ
３０−１〜３０−ｐを介してゲート素子３１の他方の入
力端子に加えられる。

ここで、ｐ段目のバッファ３０−ｐの出力信号４０１は
基本クロック信号３００を所定時間Ｔ’Ｄ３（Ｔ０ｎは
各バッファ３０−１〜３０−ｐの遅延時間の合計）だけ
遅延させたものとなるので、ゲート素子３１の出力信号
４０２は前述したように基本クロック信号３００の立下
りから所定時間“０”となる。

さて、基本クロック信号３００が正常に出力されている
間は基本クロック信号３００が立上がる毎にクロック立
上り検出回路４の出力信号３０３が“０”となり、カウ
ンタ２のカウント値がクリアされると共にフリップフロ
ップ６がリセットされる。ここで、カウンタ２は前述し
たように、クロック発生回路ｌからのクロック信号１０
２をカウントし、そのカウント値が規定値以上となるこ
とにより、その出力信号２００を“０”とするものであ
るから、前記規定値を基本クロック信号３００の１周期
の間にクロック発生回路１から出力されるクロック信号
１０２のクロック数よりも大きく設定しておくことによ
り、カウンタ２の出力信号２００は“ｌ”に保持される
ことになる。即ち、基本クロック信号３００が正常に出
力されている間は、フリップフロップ６の出力信号は“
θ″に保持されることになる。

また、基本クロック信号３００が正常に出力されている
間は基本クロック、信号３００が立下がる毎にクロック
立下り検出回路５の出力信号４０２が“０″となり、カ
ウンタ３のカラントイ直がクリアされ、フリップフロッ
プ７がリセノ１〜されるものであるから、カウント３が
その出力信号２０１を“０゛とする規定値を基本クロッ
ク信号３００の１周期の間にクロック発生回路ｌから出
力されるクロ・ツク信号１０２のクロック数よりも大き
く設定しておくことにより、カウンタ３の出力信号２０
１は常に“１″に保持されることになる。即ち、基本ク
ロック信号３００が正常に出力されている間は、フリッ
プフロップ７の出力信号も“０”に保持されることにな
る。

次に、基本クロック信号３００が断となった場合の動作
を説明する。

第５図に示すように、基本クロック信号３００の立」ユ
リ後、連続的にそのレベルが“１”となるような基本ク
ロック信号３００の断が発生した場合は、基本クロック
信号３００の立上りに於いて、クロック立上り検出回路
４の出力信号３０３が所定時間だけ０″となり、カウン
タ２のカウント値がクリアされ、フリップフロップ６が
リセットされるが、以後、クロック立上り検出回路４の
出力信号３０３は連続的に“１”となるため、カウンタ
２のカラントイ直のクリア及びフリップフロップ６トは
行なわれなくなる。従って、クロック発生回路１から出
力されるクロック信号１０２をカウントするカウンタ２
のカラン１〜値は次第に増加し、規定値以上となる。こ
の結果、カウンタ２の出力信号２００が“０″となり、
フリップフロップ６がセットされる。また、この場合、
クロック立下り検出回路５の出力信号４０２も連続的に
“１”となるため、カウンタ３のカウント値のクリア及
びフリップフロップ７のりセットは行なわれなくなる。

従って、クロック発生回路１からのクロック信号１０２
をカウントするカウンタ３のカウント値は次第に増加し
、規定値以上となる。この結果、カウンタ３の出力信号
２０１が“０″となり、フリップフロップ７がセットさ
れる。即ち、第５図に示すような基本クロック信号３０
０の断が発生した場合は、フリップフロップ７がセット
された後、フリップフロップ６がセットされる。

また、基本クロック信号３００の立下り後、連続的にそ
のレベルが“０″となるような基本クロック信号３００
の断が発生した場合は、基本り１コック信号３００の立
下りに於いて、クロック立下り検出回路５の出力信号４
０２が“０”となり、カウンタ３のカウント値がクリア
され、フリップフロップ７がリセットされるが、以後、
クロック立下り検出回路５の出力信号４０２は連続的に
“１”となるため、カウンタ３のカウント値のクリア及
びフリップフロップ７のリセットは行なわれなくなる。

従って、クロック発生回路１からのクロック信号１０２
をカウントするカウンタ３のカウント値は次第に増加し
、規定値以上となる。この結果、カウント３の出力信号
２０１が“０”となり、フリップフロップ７がセットさ
れる。また、この場合、クロック立上り検出回路４の出
力信号３０３も連続的に“１”となるため、カウンタ２
のカウント値のクリア及びフリップフロップ６のリセッ
トは行なわれなくなる。従って、クロック信号１０２を
カウントするカウンタ２のカウント値は次第に増加し、
規定値以上となる。この結果、カウンタ２の出力信号２
００が“０″となり、フリップフロップ６がセットされ
る。即ち、基本クロック信号３００の立下り後、連続的
にそのレベルが“０”となるような基本クロック信号３
００の断が発生した場合は、第５図に示した場合とは反
対に、フリップフロップ７がセットされた後、フリップ
フロ・ノブ６がセットされる。

このように、本実施例は第１，第２のカウンタ２、３を
設けたものであるから、何れか一方の場合に比較して、
基本クロック信号の断を素早く検出することができる。

〔発明の効果〕

以上説明したように、本発明は、論理素子のみを用いて
クロック断検出回路を構成できるものであるから、ゲニ
トアレイを用いた集積回路中にクロック断検出回路を組
込むことができる効果がある。また、更に、本発明は、
クロ・ツク発生回路からのクロック信号をカウントする
と共に基本クロック信号の立上り，立下りでクリアされ
る第１。

第２のカウンタを設けたものであるから、基本クロック
の断を素早く検出することができる効果もある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はクロッ
ク発生回路１の動作説明図、第３図はクロック立上り検
出回路４の動作説明図、 第４図はクロック立下り検出回路５の動作説明図及び、 第５図は基本クロック信号断時の動作説明図である。 図に於いて、■・・・クロック発生回路、２．　３・・
・第１．第２のカウンタ、４・・・クロック立上り検出
回路、５・・・クロック立下り検出回路、６，７・・・
フリップフロップ。

Claims (1)

1. 【特許請求の範囲】 情報処理装置の基本クロック信号の断状態を検出するク
   ロック断検出回路に於いて、 前記基本クロック信号の周期より短い周期を有するクロ
   ック信号を発生するクロック発生回路と、前記基本クロ
   ック信号の立上りに於いて信号を出力するクロック立上
   り検出回路と、 前記基本クロック信号の立下りに於いて信号を出力する
   クロック立下り検出回路と、 前記クロック発生回路からのクロック信号を計数し、計
   数値が規定値に達することにより信号を出力すると共に
   前記クロック立上り検出回路の出力信号により計数値が
   クリヤされる第１のカウンタと、 前記クロック発生回路からのクロック信号を計数し、計
   数値が規定値に達することにより信号を出力すると共に
   前記クロック立下り検出回路の出力信号により計数値が
   クリヤされる第２のカウンタとを備えたことを特徴とす
   るクロック断検出回路。