JPH03108013A - クロック断検出回路 - Google Patents
クロック断検出回路Info
- Publication number
- JPH03108013A JPH03108013A JP24345789A JP24345789A JPH03108013A JP H03108013 A JPH03108013 A JP H03108013A JP 24345789 A JP24345789 A JP 24345789A JP 24345789 A JP24345789 A JP 24345789A JP H03108013 A JPH03108013 A JP H03108013A
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- JP
- Japan
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- clock
- circuit
- disconnection
- edge
- detection
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 65
- 238000003708 edge detection Methods 0.000 claims description 14
- 238000012544 monitoring process Methods 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クロックの断を検出するクロック断検出回路
に関する。
に関する。
クロックは、論理和回路等に用いられている。
また、複数のクロックが用いられることもある。
このクロックが論理和回路等で断となるときがある。こ
のようなりロックの断は、クロック断検出回路により検
出される。このクロック断検出回路の一例が第２図に示
されている。
のようなりロックの断は、クロック断検出回路により検
出される。このクロック断検出回路の一例が第２図に示
されている。
第２図に示される従来のクロック断検出回路は、複数の
クロックｇの断を検出し、クロック断信号りを出力する
。このクロックｇの断は、次のようにして検出される。
クロックｇの断を検出し、クロック断信号りを出力する
。このクロックｇの断は、次のようにして検出される。
すなわち、複数のクロックｇは、モノマルチバイブレー
タ５１にそれぞれ入力される。モノマルチバイブレータ
５１は、時定数が設定されており、クロックｇの断を検
出している。
タ５１にそれぞれ入力される。モノマルチバイブレータ
５１は、時定数が設定されており、クロックｇの断を検
出している。
モノマルチバイブレータ５１からの出力信号は、論理和
回路５２に入力される。論理和回路５２は、これら出力
信号の論理和の演算をし、クロック断信号りを出力する
。
回路５２に入力される。論理和回路５２は、これら出力
信号の論理和の演算をし、クロック断信号りを出力する
。
このようにして、クロック断検出回路は、クロックの断
を検出している。
を検出している。
上述した従来のクロック断検出回路では、各クロックが
モノマルチバイブレータに入力されている。これらのモ
ノマルチバイブレータには、時定数設定のための抵抗−
コンデンサ回路（Ｒ−Ｃ回路）が必要である。
モノマルチバイブレータに入力されている。これらのモ
ノマルチバイブレータには、時定数設定のための抵抗−
コンデンサ回路（Ｒ−Ｃ回路）が必要である。
このようなＲ−Ｃ回路を備えるクロック断検出回路を実
装すると、次のような問題が発生する。
装すると、次のような問題が発生する。
すなわち、Ｒ−Ｃ回路のために、実装面積が大きく占め
られてしまう。また、論理ＬＳＩ上での実現が不可能に
近いといった欠点もある。
られてしまう。また、論理ＬＳＩ上での実現が不可能に
近いといった欠点もある。
本発明の目的は、このような欠点を除去し、ＲＣ回路の
削減ができるクロック断検出回路を提供することにある
。
削減ができるクロック断検出回路を提供することにある
。
本発明は、マスタクロックと１つ以上のクロックとのク
ロック断を検出してクロック断信号を出力するクロック
断検出回路であって、 前記マスタクロックのクロック断を、予め時定数の設定
されているモノマルチバイブレータにより検出し、検出
信号を出力するマスタクロック断検出部と、 クロックに基づいて生成されるリセット信号で前記マス
タクロックの計数をリセットし、この計数が設定値に達
すると検出信号を出力するクロック断検出部と、 前記マスタクロック断検出部と前記各クロック断検出部
とからの検出信号の論理和の演算を行いクロック断信号
を出力する論理和演算部とを有することを特徴としてい
る。
ロック断を検出してクロック断信号を出力するクロック
断検出回路であって、 前記マスタクロックのクロック断を、予め時定数の設定
されているモノマルチバイブレータにより検出し、検出
信号を出力するマスタクロック断検出部と、 クロックに基づいて生成されるリセット信号で前記マス
タクロックの計数をリセットし、この計数が設定値に達
すると検出信号を出力するクロック断検出部と、 前記マスタクロック断検出部と前記各クロック断検出部
とからの検出信号の論理和の演算を行いクロック断信号
を出力する論理和演算部とを有することを特徴としてい
る。
また、本発明において、クロック断検出部は、クロック
信号のエツジを検出してエツジパルスを生成し、このエ
ツジパルスをリセット信号として出力するエツジ検出回
路と、 マスタクロックの計数をして計数値を出力し、前記エツ
ジ検出回路からのリセット信号により計数値をリセット
するカウンタと、 前記カウンタからの計数値を監視し、計数が設定値に達
すると検出信号を出力する監視回路とを有するのが好適
である。
信号のエツジを検出してエツジパルスを生成し、このエ
ツジパルスをリセット信号として出力するエツジ検出回
路と、 マスタクロックの計数をして計数値を出力し、前記エツ
ジ検出回路からのリセット信号により計数値をリセット
するカウンタと、 前記カウンタからの計数値を監視し、計数が設定値に達
すると検出信号を出力する監視回路とを有するのが好適
である。
さらに、本発明において、エツジ検出回路は、クロック
を遅延する遅延手段と、 クロックと、前記遅延手段からのクロックとの論理積の
演算を行いエツジパルスを生成する論理積演算手段とを
有するのが好適である。
を遅延する遅延手段と、 クロックと、前記遅延手段からのクロックとの論理積の
演算を行いエツジパルスを生成する論理積演算手段とを
有するのが好適である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す構成図である。第１
図に示されるクロック断検出回路は、マスタクロックａ
と複数のクロックｂとのクロック断を検出するものであ
る。
図に示されるクロック断検出回路は、マスタクロックａ
と複数のクロックｂとのクロック断を検出するものであ
る。
このクロック断検出回路は、マスタクロック断検出部ｌ
Ｏと、クロック断検出部２ｏと、論理和回路３０とを備
えている。
Ｏと、クロック断検出部２ｏと、論理和回路３０とを備
えている。
また、クロック断検出部２ｏは、エツジ検出回路２１と
、カウンタ２２と、監視回路２３とを備えている。
、カウンタ２２と、監視回路２３とを備えている。
さらに、エツジ検出回路２１は、遅延線２２Ａと、論理
積回路２１Ｂとを備えている。
積回路２１Ｂとを備えている。
このようなりロック断検出回路では、マスタクロック断
検出部１０は、マスタクロックａのクロッり断を検出し
、検出信号ｄを出力する。クロック断の検出は、従来技
術と同様、Ｒ−Ｃ回路を備えたモノマルチバイブレータ
により行われる。
検出部１０は、マスタクロックａのクロッり断を検出し
、検出信号ｄを出力する。クロック断の検出は、従来技
術と同様、Ｒ−Ｃ回路を備えたモノマルチバイブレータ
により行われる。
クロック断検出部２０のエツジ検出回路２１は、クロッ
クｂのエツジを検出する。すなわち、遅延線２１ａがク
ロックｂを遅延する。そして、論理積回路２１Ｂが、ク
ロックｂと遅延されたクロックｂとの論理積の演算をし
、エツジパルスＣを出力する。
クｂのエツジを検出する。すなわち、遅延線２１ａがク
ロックｂを遅延する。そして、論理積回路２１Ｂが、ク
ロックｂと遅延されたクロックｂとの論理積の演算をし
、エツジパルスＣを出力する。
なお、エツジ検出回路２１を、遅延素子である遅延線、
論理反転回路（インバータ）および論理積回路（アンド
回路）とで構成しても、クロックｂの立ち上がり変化を
パルス化できる。
論理反転回路（インバータ）および論理積回路（アンド
回路）とで構成しても、クロックｂの立ち上がり変化を
パルス化できる。
カウンタ２２は、端子ＣＫに入力されるマスタクロック
ａを計数し、計数値を端子Ｑから出力する。
ａを計数し、計数値を端子Ｑから出力する。
また、カウンタ２２は、端子Ｒに入力されるエツジパル
スＣにより、計数値をリセットする。
スＣにより、計数値をリセットする。
監視回路２３は、カウンタ２２からの計数値を監視して
いる。そして、この計数値において所定の設定値を検出
すると、検出信号ｅを出力する。
いる。そして、この計数値において所定の設定値を検出
すると、検出信号ｅを出力する。
論理和回路３０は、マスタクロック断検出部１０からの
検出信号ｄと各クロック断検出部２０からの検出信号ｅ
との論理積の演算をしてクロック断信号ｆを出力する。
検出信号ｄと各クロック断検出部２０からの検出信号ｅ
との論理積の演算をしてクロック断信号ｆを出力する。
次に、このクロック断検出回路の動作について説明する
。
。
マスタクロックａは、マスタクロック断検出部１０と、
クロック断検出部２０とに入力される。マスタクロック
断検出部１０では、予め時定数の設定されているモノマ
ルチバイブレータにより、マスタクロックａのクロック
断が検出される。そして、検出信号ｄが論理和回路３０
に入力される。
クロック断検出部２０とに入力される。マスタクロック
断検出部１０では、予め時定数の設定されているモノマ
ルチバイブレータにより、マスタクロックａのクロック
断が検出される。そして、検出信号ｄが論理和回路３０
に入力される。
一方、クロック断検出部２０に入力されたマスタクロッ
クａは、カウンタ２２の端子ＣＫに入力されカウントさ
れる。クロック断検出部２０には、クロックｂが入力さ
れている。クロックｂは、エツジ検出回路２１の論理和
回路２１Ｂと、遅延線２１Ａとに入力される。遅延線２
１Ａが、クロックｂを遅延して論理和回路２１Ｂに送る
。論理和回路２１Ｂは、クロックｂと、遅延されたクロ
ックｂとの論理和の演算をし、エツジパルスＣを生成す
る。このエツジパルスＣは、カウンタ２２の端子Ｒに入
力される。
クａは、カウンタ２２の端子ＣＫに入力されカウントさ
れる。クロック断検出部２０には、クロックｂが入力さ
れている。クロックｂは、エツジ検出回路２１の論理和
回路２１Ｂと、遅延線２１Ａとに入力される。遅延線２
１Ａが、クロックｂを遅延して論理和回路２１Ｂに送る
。論理和回路２１Ｂは、クロックｂと、遅延されたクロ
ックｂとの論理和の演算をし、エツジパルスＣを生成す
る。このエツジパルスＣは、カウンタ２２の端子Ｒに入
力される。
カウンタ２２は、先に述べたように、マスタクロックａ
の計数をしている。このカウントはエツジパルスＣによ
りリセットされる。もし、クロックｂが断になると、エ
ツジパルスＣが生成されず、カウンタ２２のリセットが
行われない。カウンタ２２は、このような計数に係る計
数値を端子Ｑから監視回路２３へ出力する。監視回路２
３は、カウンタ２２からの計数値を監視している。そし
て、この計数値において所定の設定値を検出すると、監
視回路２３が検出信号ｅを論理和回路３０に出力する。
の計数をしている。このカウントはエツジパルスＣによ
りリセットされる。もし、クロックｂが断になると、エ
ツジパルスＣが生成されず、カウンタ２２のリセットが
行われない。カウンタ２２は、このような計数に係る計
数値を端子Ｑから監視回路２３へ出力する。監視回路２
３は、カウンタ２２からの計数値を監視している。そし
て、この計数値において所定の設定値を検出すると、監
視回路２３が検出信号ｅを論理和回路３０に出力する。
論理和回路３０は、マスタクロック断検出回路１０から
の検出信号ｄと、各クロック断検出部２０からの検出信
号ｅとの論理和の演算を行う。そして、マスタクロック
ａおよび各クロックｂの中で、１つでもクロック断にな
ると、論理和回路３０がクロック断信号ｆを出力する。
の検出信号ｄと、各クロック断検出部２０からの検出信
号ｅとの論理和の演算を行う。そして、マスタクロック
ａおよび各クロックｂの中で、１つでもクロック断にな
ると、論理和回路３０がクロック断信号ｆを出力する。
このようにして、マスタクロックおよび各クロックのク
ロック断を検出することができる。
ロック断を検出することができる。
以上説明したように、本発明によれば、抵抗およびコン
デンサの回路を削減でき、結果的にマスクとなるクロッ
ク以外の断検出をすべて論理で構成でき、ＬＳＩ内に実
現できる。
デンサの回路を削減でき、結果的にマスクとなるクロッ
ク以外の断検出をすべて論理で構成でき、ＬＳＩ内に実
現できる。
第１図は、本発明の一実施例を示す構成図、第２図は、
従来のクロック断検出回路の一例を示す構成図である。 １０・・・・・マスタクロック断検出部２０・・・・・
クロック断検出部 ２１・・・・・エツジ検出回路 ２１Ａ・・・・遅延線 ２１Ｂ・・・・論理積回路 ２２・・・・・カウンタ ２３・・・・・監視回路 ３０・・・・・論理和回路
従来のクロック断検出回路の一例を示す構成図である。 １０・・・・・マスタクロック断検出部２０・・・・・
クロック断検出部 ２１・・・・・エツジ検出回路 ２１Ａ・・・・遅延線 ２１Ｂ・・・・論理積回路 ２２・・・・・カウンタ ２３・・・・・監視回路 ３０・・・・・論理和回路
Claims (3)
- （１）マスタクロックと１つ以上のクロックとのクロッ
ク断を検出してクロック断信号を出力するクロック断検
出回路であって、 前記マスタクロックのクロック断を、予め時定数の設定
されているモノマルチバイブレータにより検出し、検出
信号を出力するマスタクロック断検出部と、 クロックに基づいて生成されるリセット信号で前記マス
タクロックの計数をリセットし、この計数が設定値に達
すると検出信号を出力するクロック断検出部と、 前記マスタクロック断検出部と前記各クロック断検出部
とからの検出信号の論理和の演算を行いクロック断信号
を出力する論理和演算部とを有することを特徴とするク
ロック断検出回路。 - （２）クロック断検出部は、 クロック信号のエッジを検出してエッジパルスを生成し
、このエッジパルスをリセット信号として出力するエッ
ジ検出回路と、 マスタクロックの計数をして計数値を出力し、前記エッ
ジ検出回路からのリセット信号により計数値をリセット
するカウンタと、 前記カウンタからの計数値を監視し、計数が設定値に達
すると検出信号を出力する監視回路とを有する請求項１
記載のクロック断検出回路。 - （３）エッジ検出回路は、 クロックを遅延する遅延手段と、 クロックと、前記遅延手段からのクロックとの論理積の
演算を行いエッジパルスを生成する論理積演算手段とを
有する請求項２記載のクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24345789A JPH03108013A (ja) | 1989-09-21 | 1989-09-21 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24345789A JPH03108013A (ja) | 1989-09-21 | 1989-09-21 | クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108013A true JPH03108013A (ja) | 1991-05-08 |
Family
ID=17104173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24345789A Pending JPH03108013A (ja) | 1989-09-21 | 1989-09-21 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108013A (ja) |
-
1989
- 1989-09-21 JP JP24345789A patent/JPH03108013A/ja active Pending
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