JPS6394681A - 絶縁ゲイト型電界効果半導体装置の作製方法 - Google Patents

絶縁ゲイト型電界効果半導体装置の作製方法

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JPS6394681A
JPS6394681A JP24054586A JP24054586A JPS6394681A JP S6394681 A JPS6394681 A JP S6394681A JP 24054586 A JP24054586 A JP 24054586A JP 24054586 A JP24054586 A JP 24054586A JP S6394681 A JPS6394681 A JP S6394681A
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JP
Japan
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semiconductor
layers
silicon
layer
semiconductor device
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JP24054586A
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Shunpei Yamazaki
舜平 山崎
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Semiconductor Energy Laboratory Co Ltd
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Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の利用分野」 本発明は、高速動作を行うための絶縁ゲイト型電界効果
半導体装置の作製方法に関するもので、超LsI 、超
々LSIに適用させる基礎ディバイスの製造方法を提案
するものである。
「従来の技術」 絶縁ゲイト型電界効果半導体装置(以下IG、FETと
いう)は、一対の不純物領域であるソース領域、ドレイ
ン領域とその間に設けられたチャネル形成領域とよりな
り、このチャネル形成領域の状態をゲイト電極に印加さ
れた電界により制御するものである。そしてこのチャネ
ル形成領域は華なる1種類の単結晶半導体材料例えばシ
リコン半導体よりなり、このシリコン半導体にP又はN
型の不純物をドープしてスレッシュホールド電圧の制御
、ソース、ドレイン間のバンチスルーの防止を行ってき
た。
「発明の解決しようとする問題」 しかし、この技術ではこれまでキャリアが半導体とゲイ
ト絶縁膜との界面およびそのごく近接した半導体領域に
集中して流れ、界面散乱に伴いキャリアの移動度も電子
で約300cm”V/sec 、ホールで150cm”
ν/sec Lかない。
これは界面散乱を用いつつ、少数キャリアをチャネル形
成領域に注入したためである。さらにソース、ドレイン
間の短チヤネル化に伴い、このチャネル形成領域をNチ
ャネルIG、FETの場合P型とする。しかもこの程度
は短チヤネル化に伴い、益々高濃度化しなければならな
い。このため、さらにキャリアの移動度が小さくなって
しまうという二重の欠点があった。
このため、チャネル長を短くしてもソース・ドレイン間
に空乏層がひろがりにくいこと、さらにキャリアを表面
伝導(界面散乱を伴う伝導)からバルク伝導(界面の散
乱を伴わない伝導)にすることが求められていた。本発
明はこれらを改良せんとするものである。
「問題を解決するための手段」 本発明はこれらの問題を解決するため、IG、FETの
チャネル形成領域に半導体層−絶縁体(半絶縁体を含む
)層−半導体層・・・の繰り返しの多層構造からなるス
ーパーラティス(超格子)構造をキャリアの移動方向に
沿って面を有すべく積層する方法として光CVD法また
は光エピタキシアル法を用いたものである。
この場合、半導体層および絶縁体または半絶縁体層を光
CVD法およびその後の光ビームアニールまたは光エピ
タキシアル成長法を用いて形成し、それぞれの層の厚さ
は5〜100人、好ましくは10〜30人とし、それぞ
れの層におけるエネルギバンド巾はそれを挟む層のエネ
ルギバンドの影舌を受けて変形せしめるいわゆる超格子
構造を有せしめた。その結果、エネルギバンド端が変成
されているため、眉間の界面と平行に移動するキャリア
にとって界面を実質的に除去できる。例えば、シリコン
半導体20八−窒化珪素(Si3N4−x O<X<4
) 20人−シリコン半導体20人・・・と少な(もシ
リコン半導体を2層以上設けたものである。これを光C
VD法を用いて形成し、さらにその後光ビームアニール
工程を加えて単結晶化した。他の方法としては光エピタ
キシアル成長せしめた。
そのため、各半導体のそれぞれに十分均等にキャリア注
入させるべく、各層の端面ば各層の界面に垂直またはゲ
イト絶縁膜より離れる(内部に至る)に従ってチャネル
形成領域を中挟(よりチャネル長を短くする方向)にす
ることが好ましい。
「作用」 かかる場合、光CVD法または光エピタキシアル成長法
を用いてこの5〜100人好ましくは10〜30人の膜
厚の被膜を形成を行った。これは他の真空蒸着法、スパ
ッタ法、減圧CVD法、ECRプラズマCVD法に比べ
ても、きわめて優れたものである。
それは光CVD法は被膜形成の過程がクラスタ表面泳動
理論に基づいてなされているためである。即ち、他の被
膜形成は単に被形成面に積層してゆくのみで、ピンホー
ルがあるとそのホールも大きく拡大する方向に形成され
る。また形成される被膜がグレイン化しやすい。他方、
光CVD法はクラスタ状態(会合分子状態)の反応性気
体が被形成面を泳動する。そして外皮を被形成面に蒸着
する。
加えてこの泳動により被形成面に保存されているエネル
ギのより少ない方向に移動する。結果として被形成面を
より同じ厚さにするように形成し、ピンホールも積極的
に充填する方向に形成させる。
加えて、半導体層を2つの広いエネルギバンド巾を有す
る層で挟むため、この半導体が高温処理で変成すること
がない。例えばシリコン半導体(厚さ20人)を窒化珪
素(SiJ4−x O<X<4)で挟むとこの窒化珪素
により押さえられ、面方向の結晶化のみが生じやすく、
横方向のキャリアの移動に優れた結晶異方性を有し得る
。これに光CVD法で形成したものをその後工程で光ビ
ームアニールを行うことにより特性の改善を可能とする
。
以下に実施例に従い本発明を説明する。
「実施例1」 第1図は本発明のIG、FETの製造工程を示す縦断面
図である。
第1図(A)において、単結晶半導体として例えばシリ
コン半導体を用いた。この半導体の表面を十分清浄にし
た後、光CVO法を用いシリコン半導体層を25人の厚
さに形成する。さらに、窒化珪素(SiJ*−x Q<
χ〈4)をそれに続き形成する。さらに再びシリコン半
導体を形成する。これを2〜50回繰り返し、超格子構
造を作る。この方法はこれまで末完門人により開発され
てきた光CVO装置(hシー1)を用いた。即ち、反応
炉内に基板を保持し、低圧水銀灯(185nm)を用い
て、この紫外光で基板の表面を照射しつつ反応炉内の圧
力を10torrに保持した。基板の温度は200〜5
00℃、例えば400℃とした。反応性気体としてジシ
ラン(Sizl16)を用いた。そして所定の時間を経
て厚さ10〜100人、例えば25人のシリコン半導体
を形成した。その後マイクロコンピュータにより制御さ
せつつ、この系にNu3/Si zHb = 0.1〜
1例えば0.3として同様に光CVO法により5i3N
n−x (0<X<4)を形成した。
この窒化珪素膜は低級窒化珪素膜である。この窒化珪素
膜を同様に10〜100人例えば25人の厚さに形成し
た。こうして半導体層および絶縁体層(または半絶縁体
層)の形成をn回繰り返し行い、少なくとも2層の半導
体層−最には2〜50層をマイクロコンピュータにより
制御して形成した。
次にこれら全体を水素雰囲気に浸しつつ、レーザ光、例
えば窒素レーザにより光アニールを行った。すると基板
(10)が単結晶のため、半導体層(l−1) 、 (
1−3)  ・・・は単結晶化される。また窒化珪素で
ある(1−2) 、 (1−4)  ・・・は窒素の添
加量に従い単結晶、歪単結晶または非単結晶の構造をと
り得る。
第1図(A)はその−例として半導体層(1−1) 、
 (1〜3)、絶縁体または半絶縁体層(1−2) 、
 (1−4)を形成し、この積層体を(1)としている
。
この後、本発明においてはマスク(2)を形成して、そ
のパターンの外側を異方性エソチンングをし、少なくと
も多層部(1)の領域を除去した。さらにこの除去した
部分に絶縁物(4)を充填した。
この絶縁物はいわゆるトレンチ構造の形成方法と同様の
プロセスに従った。その後マスク(2)を除去し、第1
図(B)を得た。
その後、第1図(C)に示される如(、ゲイト絶縁膜(
5)およびゲイト電極(8)を形成した。ゲイト絶縁膜
は光CVD法の酸化珪素膜(厚さ200人)とした。ゲ
イト電極は多結晶シリコン、WSiz、 TtSi2ま
たは半導体−金属多層構造であってもよい。
この後、ソース(6)、ドレイン(7)をイオン注入法
によりその不純物濃度が1o17〜1Q19c「3とな
るようにした。この時、このソース・ドレインの端面ば
積層体(1)に対し垂直となるべく努めた。
この後これら全体に光cvD法を用いSiH4と02の
反応により0.5μの厚さに酸化珪素膜を作製した。
さらにそれらに対し、ECR(電子サイクロトロン共鳴
)を用いた異方性エソチンングを施し、ゲイト電極の側
周辺のみを(9)に示す如く残し他部をエツチング除去
をした。
更に1 ×1Q19〜2 XIO”cn+−3の高濃度
のイオン注入によりコンタクトのオーム接触用およびソ
ース、ドレインの低シート抵抗化を行う領域(6’)。
(7゛)を形成した。
さらにこれらの熱アニールを行い、その後層間絶縁物(
13)を酸化珪素により形成した。さらに電極用穴あけ
を行い、ソースの電極・リード(11)、ドレインの電
極・リード(12)を公知のアルミニュームにより形成
させた。
かくして形成されたIG、FETはチャネル長1μを形
成する時、チャネル形成領域(20)の半導体がアンド
ープまたは第1図(C)にてゲイト絶縁物を形成した後
のスレッシュホールド電圧制御用に必要な不純物の添加
の程度であるにもかかわらず、ソース、ドレイン間の電
圧が例えば5νでパンチスルーを観察しなかった。また
C、T、5ahO式により求めた移動度は750cm”
V/secを有しており、これまではIG、FETが3
00cm”V/sec程度であるに比べて約2.5倍の
移動度を得ることができた。
このキャリア移動度は超格子の結晶性の向上に伴い、さ
らに向上させることができるものと推定される。
さらに第3図は第1図(D)におけるA−A’のエネル
ギバンド図であり、実線がモホロジ的なエネルギバンド
図を示す。図の破線図より明らかな如(、キャリア(こ
こでは電子)にとって最も安定な領域が多数(1−3)
 、 (1−5)  ・・・存在し、かつ界面より離れ
た位置にエネルギバンド的に最も安定な領 1域がある
ことがわかる。このため第3図(B)に示す如くに電圧
を印加されても、キャリアがゲイト絶縁膜との界面のみ
に集中することを防ぐことができる。
「実施例2」 第2図は本発明の他の実施例を示す。
図面において第2図(A) 、 (B)に実施例1と同
様に形成した。
更に第2図(C)において、ソース(6)、ドレイン(
7)を表面側(ゲイト絶縁物に接する側)を低濃度とし
、他部(ゲイト絶縁膜より離れた内部側)に高濃度領域
を作った。即ち、ソース(6)、ドレイン(7)の最高
濃度領域を界面ではなく内部にすべくイオン注入を行っ
た。するとソース、ドレイン間の距離(チャネル長)は
ゲイト絶縁膜との界面に近ずくに従って長くなり、内部
により短い層を存在させることができる。その結果、キ
ャリアはゲイト絶縁膜の界面より離れた内部の半導体層
をより通過やすくなり、より表面散乱の形容をさけるこ
とができ得る。
更に実施例1と同様の工程を経て、第2図(B)の縦断
面図を得た。
この図面において、キャリア移動度850cmzV/s
ecを得た。この結果はこれまでのいわゆるショートチ
ャネルIG、FETではみられない大きな値である。
「実施例3」 この実施例は第1図または第2図において第2図(^)
の超格子の作製方法に関し光エピタキシアル成長方法を
用いたものである。
即ち、実施例1と同様の装置を用いた。基板温度は50
0℃、圧力10torrとし、反応性気体はS i z
 Hbに加えてH2S1F2を同じ程度注入した。加え
て水素を5izN、の20倍の量導入した。その他は実
施例1と同様である。すると半導体層をエピタキシアル
成長をさせることが可能となった。
「効果」 本発明によりこれまで単に可能性のみが論じられてきた
超格子の作製を光CVD法または光エピタキシアル成長
法を用いて具体的に単結晶シリコンIG、FETに適用
した。その結果十分大なる工業的効果即ちショートチャ
ネル化を伴うドレイン電圧低下の防止、キャリア移動度
の向上に伴う高速化を達成した。
特に光CVD法または光エピタキシアル成長法は極薄膜
を均一な厚さに形成するのに優れており、また、気体の
入れ換えのみにより広いエネルギバンド巾の層と狭いエ
ネルギバンド巾の層とを作ることができる。そしてその
厚さも5〜100人、好ましくは10〜30人の厚さで
再現性よく形成することができ、他の真空蒸着法、スパ
ッタ法に比べきわめて優れたものであった。特に被膜作
製時、その下側の極薄膜に何らの損傷を与えない点はき
わめて注目に値する。
本発明は、単結晶のシリコン半導体の層と窒化珪素の層
との多層構造とした。しかし窒化珪素の替わりに酸化珪
素(SiOz−x O<X<2)または炭化珪素(Si
xC+−x O<X4)を用いてもよい。
さらに本発明は積層的に5OI(絶縁膜上の半導体単結
晶化)プロセスを用いている。その結果、三次元素子構
成に適用することができる。また薄膜トランジスタに対
しても適用することができる。
【図面の簡単な説明】
第1図および第2図は本発明の製造工程を示す縦断面図
である。 第3図は本発明の超格子構造を示す一例である。

Claims (1)

  1. 【特許請求の範囲】 1、絶縁ゲイト型電界効果半導体装置のチャネル形成領
    域の形成を、単結晶半導体上に半導体層と絶縁体または
    半絶縁体層との多層構造を構成せしめ、それらの各層が
    互いに量子論的に相互作用を生ぜしめる程度の厚さに形
    成させるに際し、かかる多層構造を光CVD法または光
    エピタキシァル成長法を用いて形成せしめることを特徴
    とする絶縁ゲイト型電界効果半導体装置の作製方法。 2、絶縁ゲイト型電界効果半導体装置のチャネル形成領
    域の形成を、単結晶半導体上に半導体層と絶縁体または
    半絶縁体層との多層構造を構成せしめ、それらの各層が
    互いに量子論的に相互作用を生ぜしめる程度の厚さに形
    成させるに際し、かかる多層構造を光CVD法または光
    エピタキシァル成長法により形成せしめる工程と、ゲイ
    ト絶縁膜およびゲイト電極を形成する工程と、前記ゲイ
    ト電極下のチャネル形成領域を挟んでソースおよびドレ
    インを形成する工程とを有することを特徴とする絶縁ゲ
    イト型電界効果半導体装置の作製方法。
JP24054586A 1986-10-08 1986-10-08 絶縁ゲイト型電界効果半導体装置の作製方法 Pending JPS6394681A (ja)

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US07/342,854 US5021839A (en) 1986-10-08 1989-04-25 FET with a super lattice channel
US07/406,859 US5008211A (en) 1986-10-08 1989-09-14 Method for forming FET with a super lattice channel
US07/466,955 US5055887A (en) 1986-10-08 1990-01-18 Fet with a super lattice channel
US07/512,026 US4988634A (en) 1986-10-08 1990-04-16 Method for forming FET with a super lattice channel

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069049A (en) * 1995-06-06 2000-05-30 International Business Machines Corporation Shrink-wrap collar from DRAM deep trenches

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984775A (ja) * 1982-10-29 1984-05-16 株式会社東芝 機器集合装置
JPS6127681A (ja) * 1984-07-17 1986-02-07 Res Dev Corp Of Japan 超格子構造のチヤネル部をもつ電界効果トランジスタ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984775A (ja) * 1982-10-29 1984-05-16 株式会社東芝 機器集合装置
JPS6127681A (ja) * 1984-07-17 1986-02-07 Res Dev Corp Of Japan 超格子構造のチヤネル部をもつ電界効果トランジスタ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069049A (en) * 1995-06-06 2000-05-30 International Business Machines Corporation Shrink-wrap collar from DRAM deep trenches
US6399976B1 (en) 1995-06-06 2002-06-04 International Business Machines Corporation Shrink-wrap collar for DRAM deep trenches

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