JPS6399574A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6399574A JPS6399574A JP61245685A JP24568586A JPS6399574A JP S6399574 A JPS6399574 A JP S6399574A JP 61245685 A JP61245685 A JP 61245685A JP 24568586 A JP24568586 A JP 24568586A JP S6399574 A JPS6399574 A JP S6399574A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- polycrystalline
- side walls
- selecting gates
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置、特にＭＮＯ８又はＭＯＮＯ８構
造を有する不揮発性メモリ装置に関する。
造を有する不揮発性メモリ装置に関する。
本発明は、ＭＮＯ８又はＭＯＮＯ８構造を有するメモリ
装置において、選択ゲートを制御ゲートの側壁部に絶縁
膜を介してサイドウオールとし【形成することにより、
製造工程の簡略化を図ることができるようにしたもので
ある。
装置において、選択ゲートを制御ゲートの側壁部に絶縁
膜を介してサイドウオールとし【形成することにより、
製造工程の簡略化を図ることができるようにしたもので
ある。
従来のＭＮＯ８構造を有するメモリ装置（例えばＢＥＦ
ＲＯＭ）の場合、信頼性の点から制御部（記憶部）トラ
ンジスタと選択部トランジスタを１組とした２トランジ
スタで１メモリセルが構成されていた。しかし、このよ
うな２トランジスタ１セル構造による場合、高集積化が
困難であるため、第３図に示すように、１トランジスタ
にＭＮＯ８構造の制御ゲート（力と選択ゲート（８）を
形成し、更にソース領域（Ｌ２と制御ゲート（７）を分
離するだめの分離ゲー）（ｌＳ）を設けることによりメ
モリセルを構成した所謂トライゲート型のメモリ装置が
提案されている。第３図において、（１）はＮ形Ｓｔ基
板、（２）はＰ形つェル、（１３はドレイン領域、（３
）はトンネル領域となる薄い酸化膜、（４）は８ｉＮ膜
である。
ＲＯＭ）の場合、信頼性の点から制御部（記憶部）トラ
ンジスタと選択部トランジスタを１組とした２トランジ
スタで１メモリセルが構成されていた。しかし、このよ
うな２トランジスタ１セル構造による場合、高集積化が
困難であるため、第３図に示すように、１トランジスタ
にＭＮＯ８構造の制御ゲート（力と選択ゲート（８）を
形成し、更にソース領域（Ｌ２と制御ゲート（７）を分
離するだめの分離ゲー）（ｌＳ）を設けることによりメ
モリセルを構成した所謂トライゲート型のメモリ装置が
提案されている。第３図において、（１）はＮ形Ｓｔ基
板、（２）はＰ形つェル、（１３はドレイン領域、（３
）はトンネル領域となる薄い酸化膜、（４）は８ｉＮ膜
である。
上述した従来のトライゲート型のＭＮＯ８構造を有する
メモリ装置によれば、製造工程におい【選択ゲート（８
）をセル７アライ／メントで形成することができず、多
数のマスクを使用して形成していた。このため、１）マ
スクのずれにより選択ゲートのゲート長が変る。 Ｉ
Ｉ）マスクの合せマージンが必要であるため、高集積化
が困難である、１ｉｔ）必要なマスクの枚数が多くなり
、製造コストが嵩む、などの問題点があった。
メモリ装置によれば、製造工程におい【選択ゲート（８
）をセル７アライ／メントで形成することができず、多
数のマスクを使用して形成していた。このため、１）マ
スクのずれにより選択ゲートのゲート長が変る。 Ｉ
Ｉ）マスクの合せマージンが必要であるため、高集積化
が困難である、１ｉｔ）必要なマスクの枚数が多くなり
、製造コストが嵩む、などの問題点があった。
本発明は、上記問題点を解決することができるメモリ装
置を提供するものである。
置を提供するものである。
本発明は、牛導体基板（１）に形成されたソース領域α
３とドレイン領域α３間上に絶縁膜（３）を介して制御
ゲート（７）と選択ゲート（８）か形成されたメモリ装
置において、選択ゲ−）（８）を、制御ゲー）（７）ｉ
１１１１層ｌｌ）に絶縁膜（３）を介して形成し、且つ
この選択ゲート（８）を異方性エツチングによるサイド
ウオールａυとして形成することを特徴とする。
３とドレイン領域α３間上に絶縁膜（３）を介して制御
ゲート（７）と選択ゲート（８）か形成されたメモリ装
置において、選択ゲ−）（８）を、制御ゲー）（７）ｉ
１１１１層ｌｌ）に絶縁膜（３）を介して形成し、且つ
この選択ゲート（８）を異方性エツチングによるサイド
ウオールａυとして形成することを特徴とする。
本発明によれば、選択ゲート（８）を制御ゲート（７）
の側壁部任〔に異方性エツチングによるサイドウオール
現象を利用して形成するため、セルフアラインメントと
なり、従来のようなマスクの使用か不要となる。
の側壁部任〔に異方性エツチングによるサイドウオール
現象を利用して形成するため、セルフアラインメントと
なり、従来のようなマスクの使用か不要となる。
図面を参照して本発明の１実施例をその製法例と併せて
説明する。
説明する。
先ず、第１図Ａに示すように、Ｎ形Ｓｉ基板（１）にＰ
形つェル（２）を形成した後、この上にトンネル領域と
なる薄いゲート酸化膜（３）、ゲー）ＳｉＮ膜（４）及
び制御ゲート（７）となる多結晶Ｓｌ（又はポリサイド
）層（５）をＣＶＤで積層形成する。なお、ＭＯＮＯＳ
（Ｍｅ ｔ ａ １０ｘｉｄｅ Ｎ１ｔｒｉｄｅ ０
ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）構造の場合に
は、８ｉＮ膜（４）の上に５ｔＯ２膜を形成する。
形つェル（２）を形成した後、この上にトンネル領域と
なる薄いゲート酸化膜（３）、ゲー）ＳｉＮ膜（４）及
び制御ゲート（７）となる多結晶Ｓｌ（又はポリサイド
）層（５）をＣＶＤで積層形成する。なお、ＭＯＮＯＳ
（Ｍｅ ｔ ａ １０ｘｉｄｅ Ｎ１ｔｒｉｄｅ ０
ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）構造の場合に
は、８ｉＮ膜（４）の上に５ｔＯ２膜を形成する。
次に第１図Ｂに示すように、ホトリソグラフィにより制
御（記憶）ゲート（７）を形成すべき部分の多結晶８１
層（５）上にホトレジスト（６）を形成し、エツチング
を施して制御ゲート（７）を選択的に形成する。
御（記憶）ゲート（７）を形成すべき部分の多結晶８１
層（５）上にホトレジスト（６）を形成し、エツチング
を施して制御ゲート（７）を選択的に形成する。
次に第１図Ｃに示すように、制御ゲート（７）の多結晶
Ｓｉを熱酸化して酸化膜（３）を形成する。
Ｓｉを熱酸化して酸化膜（３）を形成する。
次に第１図りに示すように、選択ゲート（８）を形成す
るための多結晶Ｓｉ層（９）を形成する。
るための多結晶Ｓｉ層（９）を形成する。
次に第１図Ｅに示すよ５に、多結晶Ｓｉ層（９）に対し
てＲＩＥ （反応性イオンエツチング）による異方性エ
ツチングを施すことにより、制御ゲート（７）の側壁部
（１１）に酸化膜（３）を介して多結晶Ｓｉのサイドウ
オーＡ／αυを形成し、このサイドウオールαυを選択
ゲート（８）とする。なお、この制御ゲート（力の両側
に形成された選択ゲート（８）のいずれか一方を従来例
と同様に分離ゲートとして使用しても良い。
てＲＩＥ （反応性イオンエツチング）による異方性エ
ツチングを施すことにより、制御ゲート（７）の側壁部
（１１）に酸化膜（３）を介して多結晶Ｓｉのサイドウ
オーＡ／αυを形成し、このサイドウオールαυを選択
ゲート（８）とする。なお、この制御ゲート（力の両側
に形成された選択ゲート（８）のいずれか一方を従来例
と同様に分離ゲートとして使用しても良い。
最後に、第１図Ｆに示すように、ｓ ｔｏ２より成る絶
縁膜（３）の形成とＮ形の不純物である例えばＡｓ”の
イオン注入を行ってソース領域（１３とドレイ／領域口
３を形成する。このソース領域（１ｚとドレイ／領域口
ふの形成は、サイドウオールａυである選択ゲート（８
）によってセルフアラインメントで形成できる。
縁膜（３）の形成とＮ形の不純物である例えばＡｓ”の
イオン注入を行ってソース領域（１３とドレイ／領域口
３を形成する。このソース領域（１ｚとドレイ／領域口
ふの形成は、サイドウオールａυである選択ゲート（８
）によってセルフアラインメントで形成できる。
また、サイドウオールＵυの選択ゲート（８）は次のよ
うにして形成することができる。
うにして形成することができる。
第２図Ａに示すように、ゲート長りを規制し、ウェット
エツチングの際に多結晶８ｉより成る選択ゲート（８）
とのエツチング比が異る材料（例えば、５ｉ０２．レジ
スト等）でいわばダミ一層Ｉを形成した後、第１図りと
同様に全面に多結晶Ｓｔ層を形成し、ＲＩＢによる異方
性エツチングを施してダＺ 一層Ｉの両側に多結晶Ｓｉ
のサイドウオールａυを形成し、このサイドウオールα
υを選択ゲート（８）とする。
エツチングの際に多結晶８ｉより成る選択ゲート（８）
とのエツチング比が異る材料（例えば、５ｉ０２．レジ
スト等）でいわばダミ一層Ｉを形成した後、第１図りと
同様に全面に多結晶Ｓｔ層を形成し、ＲＩＢによる異方
性エツチングを施してダＺ 一層Ｉの両側に多結晶Ｓｉ
のサイドウオールａυを形成し、このサイドウオールα
υを選択ゲート（８）とする。
次に第２図Ｂに示すように、ウェットエツチングを施し
てダミ一層Ｉを選択的に除去する。
てダミ一層Ｉを選択的に除去する。
次に第２図Ｃに示すように、酸化膜（３）と８ｉＮ膜（
４）を形成した後、多結晶Ｓｌより成る制御ゲート（７
）をホトリソグラフィで形成する。最後に、Ｎ形の不純
物である例えばＡｓ のイオン注入を行ってソース領
域（ｌｚとドＶイン領域Ｑ９を形成する。
４）を形成した後、多結晶Ｓｌより成る制御ゲート（７
）をホトリソグラフィで形成する。最後に、Ｎ形の不純
物である例えばＡｓ のイオン注入を行ってソース領
域（ｌｚとドＶイン領域Ｑ９を形成する。
本発明によれば、選択ゲートを制御ゲートの側壁部にサ
イドウオールとして形成するため、セルフアラインメン
トによる形成が可能になる。これによって、マスクずれ
等の影響がなくなり、高集積化を図ることができる。ま
た、従来構造に係るトライゲートｌ顕ＯＳ（又はＭＯＮ
Ｏ８）メモリ装置の場合、ゲートの形成のために３．４
枚のマスクを必要としていたが、本メモリ装置によれば
１．２枚のマスクで形成することができる。
イドウオールとして形成するため、セルフアラインメン
トによる形成が可能になる。これによって、マスクずれ
等の影響がなくなり、高集積化を図ることができる。ま
た、従来構造に係るトライゲートｌ顕ＯＳ（又はＭＯＮ
Ｏ８）メモリ装置の場合、ゲートの形成のために３．４
枚のマスクを必要としていたが、本メモリ装置によれば
１．２枚のマスクで形成することができる。
第１図は本実施例の製法例の工程図、第２図は他の製法
例の工程図、第３図は従来例の断面図である。 （１）はＮ形８ｉ基板、（２）はＰ形つェル、（３）は
酸化膜、（７）は制御ゲー）、（８）は選択ゲート、α
υはサイドウオール、α２はソース領域、０国はドレイ
ン領域である。
例の工程図、第３図は従来例の断面図である。 （１）はＮ形８ｉ基板、（２）はＰ形つェル、（３）は
酸化膜、（７）は制御ゲー）、（８）は選択ゲート、α
υはサイドウオール、α２はソース領域、０国はドレイ
ン領域である。
Claims (1)
- 【特許請求の範囲】 半導体基板に形成されたソース領域とドレイン領域間
上に絶縁膜を介して制御ゲートと選択ゲートが形成され
たメモリ装置において、 上記選択ゲートは、上記制御ゲート側壁部に絶縁膜を介
して形成され、且つ該選択ゲートは、異方性エッチング
により形成されたサイドウォールであることを特徴とす
るメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245685A JPS6399574A (ja) | 1986-10-16 | 1986-10-16 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245685A JPS6399574A (ja) | 1986-10-16 | 1986-10-16 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399574A true JPS6399574A (ja) | 1988-04-30 |
Family
ID=17137289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245685A Pending JPS6399574A (ja) | 1986-10-16 | 1986-10-16 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399574A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563728B2 (en) * | 2000-06-12 | 2003-05-13 | Sony Corporation | Semiconductor memory device and method for operation thereof |
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
| JP2005086205A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | スプリットゲート型メモリ素子及びその製造方法 |
| JP2008028410A (ja) * | 2007-08-27 | 2008-02-07 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1986
- 1986-10-16 JP JP61245685A patent/JPS6399574A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563728B2 (en) * | 2000-06-12 | 2003-05-13 | Sony Corporation | Semiconductor memory device and method for operation thereof |
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
| JP2005086205A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | スプリットゲート型メモリ素子及びその製造方法 |
| JP2008028410A (ja) * | 2007-08-27 | 2008-02-07 | Renesas Technology Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6900094B2 (en) | Method of selective removal of SiGe alloys | |
| KR20060110702A (ko) | 다중채널을 갖는 반도체 장치 및 그의 제조방법. | |
| CN101331603A (zh) | 在同一衬底上集成平面和三栅器件 | |
| US5426315A (en) | Thin-film transistor having an inlaid thin-film channel region | |
| US5453397A (en) | Manufacture of semiconductor device with field oxide | |
| JP2741193B2 (ja) | フラッシュｅｅｐｒｏｍセル製造方法 | |
| US5291053A (en) | Semiconductor device having an overlapping memory cell | |
| JPS60194570A (ja) | 半導体装置の製造方法 | |
| JP3298509B2 (ja) | 半導体装置の製造方法 | |
| JPS6399574A (ja) | メモリ装置 | |
| JPH0621210A (ja) | 半導体装置の製造方法 | |
| US7169660B2 (en) | Lithography-independent fabrication of small openings for forming vertical mos transistor | |
| JP5020467B2 (ja) | 半導体装置の製造方法 | |
| JP2006100790A (ja) | 半導体装置及びその製造方法 | |
| JP3371196B2 (ja) | パターン形成方法 | |
| JPS5935463A (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPH06310732A (ja) | 半導体不揮発性メモリ装置の製造方法 | |
| JP2633525B2 (ja) | 半導体装置の製造方法 | |
| JPS61134058A (ja) | 半導体装置の製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JP3259439B2 (ja) | 半導体装置の製造方法 | |
| JPS6147650A (ja) | 半導体集積回路装置の製造方法 | |
| KR930009126B1 (ko) | 고집적 모스 소자의 커패시터 제조방법 | |
| JPH03217054A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH02130871A (ja) | 半導体メモリ |