JPH03217054A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 −３ー 本発明は、半導体集積回路装置に関し，特に、記憶回路
を有する半導体集積回路装置に適用して有効な技術に関
するものである。

〔従来の技術〕

紫外１１１ＡＭ去型不揮発性記憶装置（ＥＦＲＯＭ）の
情報を記憶するメモリセルは電界効果型トランジスタで
構成される。この電界効果型トランジスタは主に情報蓄
積ゲート電極（フローティングゲート電極）、制御ゲー
ト電極（コントロールゲート電極）、ソース領域及びド
レイン領域で構成される。

横型構造（並列構造）を採用するＥＰＲＯＭの場合、メ
モリセルは複数本のワード線、複数本のデータ線の夫々
の交差部において配置される。ワド線は、その延在方向
に配列された複数の個々のメモリセル（電界効果型トラ
ンジスタ）の制御ゲート電極に一体に構成され、電気的
に接続される。

データ線は、その延在方向に配列された複数の個々のメ
モリセル（電界効果型トランジスタ）のドレイン領域に
電気的に接続される。データ線は、ワード線の上層に層
間絶縁膜を介在させて延在し、４一 例えば低抵抗配線材料であるアルミニウムで形成される
。前記データ線、メモリセルのドレイン領域の夫々は前
記層間絶縁膜に形成された接続孔を通して電気的に接続
される。

この種のＥＰＲＯＭは、その製造プロセスにおいて、マ
スク合せ余裕寸法を確保する必要があり、メモリセルの
占有面積を縮小し、集積度を高めることが難しい。特に
、メモリセルの制御ゲート電極（又はワード線）と、メ
モリセルのドレイン領域とデータ線とを接続する接続孔
との間に確保するマスク合せ余裕寸法が集積度の妨げに
なる。

このような技術課題を解決する技術として、アイイーデ
ィーエム　８８，第４３２頁乃至第４３５頁（ＩＥＤＭ
　８８，ｐｐ４３２〜４３５）に報告される技術が有効
である。この報告された技術は、ＥＰＲＯＭにおいて、
ワード線と交差する方向に配列された複数のメモリセル
（電界効果型トランジスタ）のドレイン領域を隣接する
もの同志で一体に構成し、これをデータ線として構成す
る。ドレイン領域は、制御ゲート電極（或は情報蓄積ゲ
ート電極）を不純物導入マスクとするイオン打込み技術
で形成され、制御ゲート電極に対して自己整合で形成さ
れる。

このため、前記データ線は、メモリセルのドレイン領域
で構成され、しかも制御ゲート電極に対して自己整合で
形成される。つまり、前述のマスク合せ余裕寸法を廃止
してメモリセルの占有面積を縮小できるので、ＥＰＲＯ
Ｍは集積度を向上できる。

〔発明が解決しようとする課題〕

本発明者は，前述の報告された技術を採用するＥＰＲＯ
Ｍにおいて、下記の問題点が生じることを見出した。

前述のＥＦＲＯＭは、データ線をドレイン領域（半導体
領域或は拡散層）で形成するので、従来のアルミニウム
に比べて、データ線の抵抗値が大幅に増大する。データ
線の抵抗値の増大は、情報読出し動作時、データ線の充
放電時間が長くなるので、情報読出し動作速度を低下す
る。

また、前述のＥＰＲＯＭは、同様にデータ線をドレイン
領域で形成するので、このドレイン領域と半導体基板と
のｐｎ接合部に寄生容量が形成される。このため、前記
寄生容量がデータ線に付加され、情報読出し動作時、デ
ータ線の充放電時間が長くなるので、情報読出し動作速
度が低下する。

また、前述のＥＰＲＯＭは、メモリセル（電界効果型ト
ランジスタ）のソース領域にソース線が電気的に接続さ
れ、このソース線は前記データ線と同様にソース領域で
構成される。前記ソース線はデータ線と同様に抵抗値が
高く、情報書込み動作時、ソース線の電位が上昇する（
浮く）ので、書込み電位差を充分に確保できない。この
ため、メモリセルの情報書込み特性が劣化する。

本発明の目的は、記憶回路を有する半導体集積回路装置
において，前記記憶回路の動作速度の高速化を図ること
が可能な技術を提供することにある。

本発明の他の目的は、記憶回路を有する半導体集積回路
装置において、前記記憶回路の情報読出し動作速度の高
速化を図ることが可能な技術を提供することにある。

−７ー 本発明の他の目的は、記憶回路を有する半導体集積回路
装置において、前記記憶回路の情報書込み特性を向上す
ることが可能な技術を提供することにある。

本発明の他の目的は、記憶回路を有する半導体集積回路
装置において、集積度を向上することが可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである２ （１）データ線とワード線との交差部にメモリセルを配
置する記憶回路を有する半導体集積回路装置において、
前記データ線を、半導体基板の主面からその深さ方向に
向って形成された溝内に絶縁膜を介在させて埋込む。こ
のデータ線は金属膜、珪素膜又は金属珪化膜で形成され
る。前記記憶回一８ー 路はマスクＲＯＭ．ＥＰＲＯＭ又はＥ　Ｅ　Ｐ　ＲＯＭ
である。

（２）互いにほぼ平行に延在するデータ線及びソース線
とワード線との交差部に、電界効果型トランジスタで構
成されたメモリセルを配置する記憶回路を有する半導体
集積回路装置において、前記データ線、前記ソース線の
夫々を、半導体基板の主面からその深さ方向に向って形
成された溝内に絶縁膜を介在させて埋込む。

（３）データ線とワード線との交差部に電界効果型トラ
ンジスタで構成されたメモリセルを配置する記憶回路を
有する半導体集積回路装置において、前記データ線を、
半導体基板の主面からその深さ方向に向って形成された
溝内に絶縁膜を介在させて埋込み、このデータ線を、前
記メモリセルの電界効果型トランジスタの一方の半導体
領域と同一導電層内で一体に構成する。

（４）データ線とワード線との交差部に電界効果型トラ
ンジスタで構成されたメモリセルを配置する記憶回路を
有する半導体集積回路装置の製造方法において、半導体
基板の主面上に、前記メモリセルを構成する電界効果型
トランジスタのゲート電極を形成する工程と、前記半導
体基板の前記ゲート電極の少なくとも一側面部分の主面
部に、前記ゲート電極に対して自己整合で半導体領域を
形成する工程と、前記ゲート電極の一側面にこのゲート
電極に対して自己整合でサイドウォールスペーサを形成
する工程と、前記半導体基板の前記ゲート電極の一側面
部分の主面に，前記サイドウオールスペーサを介在させ
、前記ゲート電極に対して自己整合で前記主面から深さ
方向に向って溝を形成する工程と、該溝内に絶縁膜を介
在させて前記データ線を埋込むと共に、このデータ線を
前記電界効果型トランジスタの半導体領域に電気的に接
続する工程とを具備する。

〔作　　用〕

上述した手段（１）によれば、前記溝で半導体基板の深
さ方向にデータ線の断面々積を増加し、データ線の抵抗
値を低減できるので、データ線の充放電時間を短縮し、
記憶回路の動作速度を高速化できる。また、前記溝内に
形成された絶縁体でデータ線を覆い、データ線に付加さ
れる寄生容量を低減できるので、データ線の充放電時間
を短縮し、記憶回路の動作速度を高速化できる。

上述した手段（２）によれば、前記手段（１）の効果の
他に、前記溝で半導体基板の深さ方向にソース線の断面
々積を増加し、ソース線の抵抗値を低減できるので、ソ
ース線の電位上昇を低減し（電位の浮きを低減し）、情
報書込み電位差を高め、記憶回路の情報書込み特性を向
上できる。また、前記溝内に形成された絶縁体でソース
線を覆い、ソース線に付加される寄生容量を低減できる
ので、ソース線の電位上昇を低減し、記憶回路の情報書
込み特性を向上できる。

上述した手段（３）によれば、前記手段（１）の効果の
他に、前記データ線、メモリセルの電界効果型トランジ
スタの一方の半導体領域の夫々を製造工程のマスク合せ
余裕寸法なしに接続できるので、このマスク合せ余裕寸
法に相当する分、メモリセルの占有面積を縮／ＪＸＬ，
、集積度を向上でき−１１− る。

上述した手段（４）によれば、前記電界効果型トランジ
スタの半導体領域と前記データ線との接続位置が、前記
電界効果型トランジスタのゲート電極に対して自己整合
で設定されるので、前記接続位置とゲート電極との製造
工程におけるマスク合せ余裕寸法を廃止できる。

以下、本発明の構成について、横型構造を採用するＥＰ
ＲＯＭに本発明を適用した一実施例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ） 本発明の一実施例である横型構造を採用するＥＰＲＯＭ
の概略構成を第１図（要部断面図）、第２図（要部平面
図）及び第３図（要部断面図）で示す。

前記第１図は第２図のＩ−１切断線で切った断面を含む
断面図である。第３図は第２図の■一■切−１２− 断線で切った断面図である。

第１図に示すように、ＥＰＲＯＭは単結晶珪素からなる
ｐ一型半導体基板１で構成される。このｐ−型半導体基
板１のメモリセル形成領域、ｎチャネルＭＩＳＦＥＴ形
成領域の夫々の主面部にはｐ型ウエル領域２が構成され
る。また、ｐ一型半導体基板１のｐチャネルＭＩＳＦＥ
Ｔ形成領域の主面部にはｎ型ウエル領域３が構成される
。

ＥＰＲＯＭのメモリセルアレイは、前記第１図に示すよ
うに、フィールド絶縁膜４及びｐ型チャネルストツパ領
域４Ａで周囲を囲まれ規定された領域内において、Ｐ型
ウエル領域２の主面部に構成される。このメモリセルア
レイには１　［ｂｉｔ］の情報を記憶するメモリセルＱ
ｍが行列状に規則的に複数個配列される。

前記メモリセルＱｍは、第１図乃至第３図に示すように
、素子分離用のｐ型半導体領域２５で周囲が規定（主に
ゲート幅寸法が規定）された領域内において、ｐ型ウエ
ル領域２の主面に構成される。

メモリセルＱｍは、ｐ型ウェル領域（チャネル形成領域
）２、ゲートｌ＠縁膜５、情報蓄積ゲート電極（フロー
ティングゲート電極）６、ゲート絶縁膜１３、制御ゲー
ト電極（コントロールゲート電極）１５、ソース領域及
びトレイン領域である一対のｎ゛型半導体領域７で構成
される。つまり、メモリセルＱｍはｎチャネル電界効果
型トランジスタで構成される。

前記メモリセル（電界効果型トランジスタ）Ｑｍの制御
ゲート電極１５はゲート長方向（第２図中、上下方向）
に延在するワード線（ＷＬ）１５と一体に構成され、両
者は電気的に接続される。つまり、制御ゲート電極１５
、ワード線１５の夫々は同一導電層で構成される。ワー
ド線１５は、前記ゲート長方向に配列された複数個のメ
モリセルＱｍの個々の制御ゲート電極１５に接続される
。

前記メモリセルＱｍのドレイン領域であるゴ型半導体領
域７にはゲート幅方向（第２図中、左右方向又はワード
線１５と交差する方向）に延在するデータ線（ＤＬ）１
０が電気的に接続される。このデータ線１０はゲート幅
方向に配列された複数個のメモリセルＱｍの個々のトレ
イン領域であるｎ゛型半導体領域７に接続される。

同様に、メモリセルＱｍのソース領域であるｄ型半導体
領域７には前記データ線１０とほぼ平行に延在するソー
ス線（ＳＬ）１０が電気的に接続される。

このソース線１０はゲート幅方向に配列された複数個の
メモリセルＱｍの個々のソース領域であるｎ゛型半導体
領域７に接続される。

前記データ線１０、ソース線１０の夫々は溝８内に絶縁
体９を介在させて埋込まれる。溝８は、ｐ型ウエル領域
２の主面にこの主面から深さ方向に向って構成され、ほ
ぼ均一な溝幅寸法でゲート幅方向に延在する。溝８はメ
モリセルＱｍの情報蓄積ゲート電極６のゲート長方向の
側面部分にｎ゜型半導体領域７を介在させて構成される
。この溝８は、ｐ型ウエル領域２の深さ方向において、
データ線１０、ソース線１０の夫々の断面々積を増加す
ることができる。

また、前記絶縁体９は前記溝８の内壁に沿って構成され
る。絶縁体９はｐ型ウエル領域２と溝８ー１５ー 内に埋込まれたデータ線１０或はソース線１０とを電気
的に分離する。言換すれば、絶縁体９は、Ｐ型ウエル領
域２とデータ線１０或はソース線１０との間にｐｎ接合
部が形成されない構造とし、このｐｎ接合部に形成され
る寄生容量がデータ線１０或はソース線１０に付加され
ることを低減する。メモリセルＱｍのドレイン領域であ
るｎ゜型半導体領域７、データ線１０の夫々は、溝８の
上部において絶縁体９を除去して形成された接続孔１１
を通して接続される。同様に、ソース領域であるゴ型半
導体領域７，ソース線１０の夫々は接続孔１１を通して
接続される。

前記ワード線ｌ５はメモリセルアレイの周囲において（
又はワード線１５の延在方向において所定間隔毎に）配
線２４に接続される。配線２４は層間絶緑膜２１及び２
２に形成された接続孔２３を通してワード線１５に接続
される。

前記ＥＰＲＯＭは、システム構成を図示しないがデコー
ダ回路、情報書込み回路、情報読出し回路等の周辺回路
が相補型ＭＩＳＦＥＴ（ＣＭＯＳ）ー１６− で構成される。つまり、相補型ＭＩＳＦＥＴはｎチャネ
ルＭＩＳＦＥＴＱｎ及びｐチャネルＭＩＳＦＥＴＱｐで
構成される。

第１図に示すように、前記ｎチャネルＭＩＳＦＥＴＱｎ
は、フィールド絶縁膜４及びｐ型チャネルストッパ領域
４Ａで周囲を規定された領域内において、ｐ型ウエル領
域２の主面に構成される。

つまり、ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは
、主に、ｐ型ウエル領域２、ゲート絶縁膜１４、ゲート
電極１５、ソース領域及びドレイン領域である一対のｎ
型半導体領域１６及び一対のゴ型半導体領域１９で構成
される。このｎチャネルＭＩＳＦＥＴＱｎは所ｉ１　Ｌ
　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ
）構造で構成される。ｎチャネルＭＩＳＦＥＴＱｎの一
方のｄ型半導体領域１９には配線２４が接続される。配
線２４は層間絶縁膜２２に形成された接続孔２３を通し
てゴ型半導体領域１９に接続される。

ｐチャネルＭＩＳＦＥＴＱＰは、フィールド絶縁膜４で
周囲を規定された領域内において、ｎ型ウエル領域３の
主面に構成される。つまり、ｐチャネルＭＩＳＦＥＴＱ
Ｐは、主にｎ型ウエル領域３、ゲート絶縁膜１４、ゲー
ト電極１５、ソース領域及びドレイン領域である一対の
ｐ型半導体領域１７及び一対のｐ゜型半導体領域２０で
構成される。このｐチャネルＭＩＳＦＥＴＱｐはｎチャ
ネルＭＩＳＦＥＴＱｎと同様にＬＤＤ構造で構成される
。ｐチャネルＭＩＳＦＥＴＱＰの一方のｐ゛型半導体領
域２０には配線２４が接続される。

次に、前記ＥＦＲＯＭの具体的な製造方法について、第
４図乃至第１４図（各製造工程毎に示す要部断面図）を
用いて簡単に説明する。

まず、単結晶珪素からなるｐ一型半導体基板１を用意す
る。

次に、前記ＥＰＲＯＭのメモリセルＱｍ．ｎチャネルＭ
ＩｓＦＥＴＱｎの夫々の形成領域において、ｐ一型半導
体基板１の主面部にｐ型ウエル領域２を形成する。この
後，ｐチャネルＭＩＳＦＥＴＱｐの形成領域において、
ｐ一型半導体基板１の主面部にｎ型ウエル領域３を形成
する。

次に、前記メモリセルＱｍ．ｎチャネルＭＩＳＦＥＴＱ
ｎ．ＰチャネルＭＩＳＦＥＴＱＰの夫々の間つまり非活
性領域において、ｐ型ウエル領域２、ｎ型ウエル領域３
の夫々の主面上にフィールド絶縁膜４を形成する。フィ
ールド絶縁膜４は例えば周知の選択熱酸化法により形成
する。また、このフィールド絶縁膜４を形成する工程と
ほぼ同一製造工程により、フィールド絶縁膜４下におい
てｐ型ウエル領域２の主面部にｐ型チャネルストッパ領
域４Ａを形成する。

次に、ｐ型ウエル領域２、ｎ型ウエル領域３の夫々の素
子形成領域つまり活性領域の主面上にゲート絶縁膜５を
形成する。ゲート絶縁膜５は、例えば熱酸化法で形成さ
れ、約２０［ｎｍ］の膜厚で形成される。

次に、活性領域及び非活性領域を含む基板全面上に導電
膜６を堆積する。導電膜６は例えばＣＶＤ法で堆積した
多結晶珪素膜で形成し、この多結晶珪素膜は約２００［
ｎｍ］の膜厚で形成される。

また、この多結晶珪素膜には抵抗値を低減するｎ型不純
物（Ｐ又はＡ　ｓ　）が導入される。

１９一 次に、第４図に示すように、前記導電膜６上の全面に絶
縁膜３０を形成する。絶縁膜３０は例えばＣＶＤ法で堆
積した酸化珪素膜で形成し、この酸化珪素膜は約４００
［ｎｍ］の膜厚で形成される。

次に、メモリセルアレイの形成領域において、絶縁膜３
０、導電膜６の夫々を順次パターンニングし、前記導電
膜６で情報蓄積ゲート電極６の一部の形状を形成する。

つまり、パターンニングは情報蓄積ゲート電極６のゲー
ト長を規定する。このパターンニングは、周知のフォト
リソグラフィ技術で形成されたマスク（例えばフォトレ
ジスト膜）を使用し、例えば異方性エッチングで行う。

また、このパターンニングは、周辺回路の素子形成領域
には行われず、導電膜６、絶縁膜３０の夫々は堆積され
た状態のまま残存される。

次に、第５図に示すように、メモリセルアレイの形成領
域において、ｐ型ウエル領域２の活性領域の主面部にｎ
゛型半導体領域（ソース領域及びドレイン領域）７を形
成する。ｎ゛型半導体領域７は、例えばＩ　Ｘ　１　０
１５〜５　Ｘ　１　０”［ａｔｏｍｓ／σ２］程度−２
０ のＡ　ｓ　（又はＰ）を、６０［ＫｅＶコ程度のエネル
ギのイオン打込み法で導入することにより形成される。

Ａｓの導入に際しては、情報蓄積ゲート電極６及びその
上層の絶縁膜３０を不純物導入マスクとして使用する。

この結果、ｎ゛型半導体領域７は前記情報蓄積ゲート電
極６に対して自己整合で形成される。

次に、第６図に示すように、情報蓄積ゲート電極６の側
壁にサイドウォールスペーサ３１を形成する。サイドウ
ォールスペーサ３１は、ＣＶＤ法で約３００［ｎｍｌの
膜厚の酸化珪素膜を堆積し、ＲＩＥ等の異方性エッチン
グを用いて、前記酸化珪素膜を堆積した膜厚に相当する
分、エッチングすることにより形成される。

次に、第７図に示すように、メモリセルアレイの形成領
域において、溝８を形成する。溝８は、情報蓄積ゲート
電極６の上層の絶縁膜３０及び側壁のサイドウォールス
ペーサ３１をエッチングマスクとして使用し、異方性エ
ッチングでｐ型ウエル領域２の主面をエッチングするこ
とにより形成される。溝８は、例えば１〜３［μｍ］程
度の深さと、０．５〜０．８［μｍ］程度の溝幅とで形
成される。

なお、この溝８の深さ、溝幅の夫々については、設定さ
れるデータ線（ＤＬ）、ソース線（ＳＬ）の夫々の抵抗
値に合せて、適宜変更される。例えば、データ線、ソー
ス線の夫々の抵抗値を小さくし、かつ占有面積を小さく
したい場合には、溝８の深さを深くし、かつ溝８の溝幅
を小さくする。

次に、エッチングダメージ除去等の目的で、前記溝８内
にライトエッチングを施す。ライトエッチングは例えば
ＨＦ／ＨＮ○３系の等方性エッチングで行う。この後、
第８図に示すように、溝８内から露出するｐ型ウエル領
域２の表面上を含む基板全面に絶縁膜９、導電膜１０の
夫々を順次積層する。絶縁膜９は溝８内においてｐ型ウ
エル領域２、導電膜１０の夫々を電気的に分離するため
に形成される。絶縁膜９は例えばＣＶＤ法で堆積した酸
化珪素膜で形成し、この酸化珪素膜は例えば約５０［ｎ
ｍ］の膜厚で形成される。また、絶縁膜９は熱酸化法に
より溝８内にほぼ選択的に形成してもよい。導電膜１０
は主にデータ線、ソース線の夫々を形成し、かつ溝８内
を埋込み溝８上をほぼ平担化するために形成される。導
電膜１０は例えばＣＶＤ法で堆積した多結晶珪素膜で形
成し、この多結晶珪素膜は抵抗値を低減するｎ型不純物
が導入される。この導電膜１０は例えば約２００〜４０
０［ｎ　ｍ］の膜厚で形成される。また、導電膜１０は
、多結晶珪素膜以外に、高融点金属膜（Ｍｏ，Ｗ等）、
高融点金属珪化膜（ＭｏＳｔｘ，ＷＳｉｘ等：Ｘは例え
ば２）等の単層や、多結晶珪素膜上にそれらの金属膜を
積層した複合膜で形成してもよい。

次に、前記導電膜１０にその堆積した膜厚に相当する分
エッチバックを施し、溝８内のみ導電膜１０を残存させ
、この導電膜１０でデータ線（ＤＬ）１０、ソース線（
ＳＬ）１０の夫々を形成する。つまり、データ線１０、
ソース線１０の夫々は溝８内にこの溝８に対して自己整
合で埋込まれる。前記エッチバックは例えばＲＩＥ等の
異方性エッチングで行う。

次に、第９図に示すように、前記絶縁膜９の全面にエッ
チングを施し、溝８内の絶縁膜９を残存ー２３一 させると共に、それ以外の絶縁膜９を除去する。

このエッチングは若干オーバエッチングで行われるので
、溝８の上側、つまり溝８の側壁に露出するゴ型半導体
領域７の側面部分において絶縁膜９がエッチングされ、
このゴ型半導体領域７の側面部分が露出される接続孔１
１が形成される。

次に、第１０図に示すように、符号は付けないが、再度
導電膜を堆積し、この導電膜にエッチバックを施すこと
により、溝８の上側の絶縁膜９が除去された部分（接続
孔１１部分）に導電膜を埋込むことができる。この導電
膜は、データ線１０、ソース線１０の夫々の一部として
一体に形成されると共に、溝８内のデータ線１０、ソー
ス線１０の夫々とイ型半導体領域７とを電気的に接続す
る。前記導電膜は例えばＣＶＤ法で堆積した多結晶珪素
膜を使用し、この多結晶珪素膜は約１００［ｎｍ］の膜
厚で形成される。また、この多結晶珪素膜は抵抗値を低
減するためにｎ型不純物を導入するが、ｎ型不純物は多
結晶珪素膜の堆積中に、若しくは堆積後に表面側から（
イオン打込み法又は熱拡散法）、−２４ 若しくは堆積後に下層のデータ線１０，ソース線１０の
夫々から導入される。

次に、基板全面に熱酸化法により約２０［ｎｍ］の膜厚
の酸化珪素膜を形成し、この後、基板全面にＣＶＤ法に
より約３００［ｎｍ］の膜厚の酸化珪素膜を堆積する。

そして、前記酸化珪素膜上の全面にＳＯＧ法による酸化
珪素膜又はフォトレジスト膜を塗布してその表面を平担
化する。

次に、前記酸化珪素膜又はフォトレジスト膜の表面から
エッチバックを施し、第１１図に示すように、このエッ
チバックが施された酸化珪素膜で層間絶縁膜１２を形成
する（絶縁膜３０は除去される）。

層間絶縁膜１２は、情報蓄積ゲート電極１２の上側表面
が露出する程度に行われ、結果的に情報蓄積ゲート電極
６間に埋込まれ、しかも表面が平担化される。

吹に、少なくともメモリセルアレイの形成領域において
、情報蓄積ゲート電極６の上側表面上にゲート絶縁膜１
３を形成する。ゲート絶縁膜１３は、例えば情報蓄積ゲ
ート電極６の表面を熱酸化法により形成した酸化珪素膜
、ＣＶＤ法で堆積した窒化珪素膜、窒化珪素膜の表面を
熱酸化法により形成した酸化珪素膜の夫々を順次積層し
た複合膜で形成される。このゲート絶縁膜１３の下層の
酸化珪素膜は例えば約３　［ｎ　ｍ］の膜厚で形成され
る。窒化珪素膜は例えば約１５［ｎｍ］の膜厚で形成さ
れる。また、窒化珪素膜上層の熱酸化膜は例えば５［ｎ
　ｍ］の膜厚で形成される。

次に、メモリセルアレイの形成領域にエッチングマスク
（例えばフォトレジスト膜）を形成し、第１２図に示す
ように、周辺回路の形成領域の残存する導電膜６、ゲー
ト絶縁膜５の夫々を順次除去し、ｐ型ウエル領域２、ｎ
型ウエル領域３の夫々の活性領域の主面を露出する。

次に、周辺回路の形成領域において、ｐ型ウエル領域２
、ｎ型ウエル領域３の夫々の活性領域の主面上にゲート
絶縁膜１４を形成する。ゲート絶縁膜１４は例えば熱酸
化法により形成した酸化珪素膜を使用し、この酸化珪素
膜は例えば約２０［ｎｍｌの膜厚で形成される。

次に、前記ゲート絶縁膜１３上及びゲート絶縁膜１４上
を含む基板全面に導電膜１５を形成する。導電膜１５は
、例えば多結晶珪素膜、高融点金属珪化膜（例えばＷＳ
ｉｘ）の夫々を順次積層した積層膜で形成される。導電
膜１５の多結晶珪素膜は例えば約１００［ｎｍ］の膜厚
で形成され、高融点金属珪化膜は例えば約１５０［ｎｍ
］の膜厚で形成される。

次に、前記導電膜１５をパターンニングし、メモリセル
アレイの形成領域において＃御ゲート電極１５、ワード
線（ＷＬ）１５及び情報蓄積ゲート電極６の他部の形状
を形成すると共に、周辺回路の形成領域においてゲート
電極１５を形成する。前記情報蓄積ゲート電極６は、前
記制御ゲート電極１５をエッチングマスクとして重ね切
りされ、ゲート幅が規定される。前記ワード線１５は、
その下地となるゲート絶縁膜１３の表面が層間絶縁膜１
２の平担化により平担化されているので、ほぼ平面方向
に直線的に（段差形状が存在しないで）延在させること
ができる。前記制御ゲート電極１５及び情報蓄積ゲート
電極６を形成する工程により、電界効果型トラ２７一 ンジスタからなるメモリセルＱｍが完成する。

次に、メモリセルアレイの形成領域において、前記制御
ゲート電極１５及び情報蓄積ゲート電極６（又は及びそ
れらのエッチングマスク）を不純物導入マスクとして使
用し、前記第２図及び第３図に示すように、ｐ型ウエル
領域２の主面部にｐ゛型半導体領域２５を形成する。ｐ
゛型半導体領域２５は、例えば１　０１３［ａｔｏｍｓ
／ａｎ”］程度のＢをイオン打込み法で導入することに
より形成される。ｐ゛型半導体領域２５は、前記制御ゲ
ート電極（ワード線）１５、データ線１０、ソース線１
０の夫々で囲まれた領域内において、夫々に対して自己
整合で形成される。

次に、周辺回路のｎチャネルＭＩＳＦＥＴの形成領域に
おいて、ｎ型半導体領域１６を形成する。

ｎ型半導体領域１６は、ゲート電極１５の側部において
ｐ型ウエル領域２の主面部に形成され、前記ゲート電極
１５に対して自己整合で形成される。ｎ型半導体領域１
６は、ゲート電極１５を不純物導入マスクとして使用し
、例えばＩ　Ｑ　１３［ａｔｏｍｓ／　ａｎ２コ程度の
Ｐを、５０［ＫｅＶ］程度のエネルギのイオン打−２８
− 込み法で導入することにより形成される。

次に、第１３図に示すように、周辺回路のｐチャネルＭ
ＩＳＦＥＴの形成領域において、ｐ型半導体領域１７を
形成する。ｐ型半導体領域１７は、ゲート電極ｌ５の側
部においてｎ型ウエル領域３の主面部に形成され、前記
ゲート電極１５に対して自己整合で形成される。ｐ型半
導体領域工７は、ゲート電極１５を不純物導入マスクと
して使用し、例えば１　０”［ａｔｏｍｓ／ａｎ２］程
度のＢＦ２を６０［ＫｅＶ］程度のエネルギのイオン打
込み法で導入することにより形成される。

次に、少なくとも周辺回路の形成領域において、ゲート
電極１５の側壁にサイドウオールスペーサ１８を形成す
る。サイドウオールスペーサ１８は、基板全面にＣＶＤ
法で酸化珪素膜を堆積し、この堆積した膜厚に相当する
分、前記酸化珪素膜に異方性エッチングを施すことによ
り形成される。このサイドウオールスペーサ１８の形成
時の異方性エッチングによりｎ型半導体領域１６、ｐ型
半導体領域１７の夫々の表面が露出される。この後、露
出されたｎ型半導体領域１６、ｐ型半導体領域１７の夫
々の表面上を含む基板全面に熱酸化法又はＣＶＤ法で酸
化珪素膜（図示しない）を形成する。

次に、周辺回路のｎチャネルＭＩＳＦＥＴの形成領域に
おいて、ｎ゛型半導体領域１９を形成する。

ゴ型半導体領域１９は、ゲート電極１５及びサイドウォ
ールスペーサｌ８を不純物導入マスクとして使用し、例
えば１　０”−１　０１Ｇ［ａｔｏｍｓ／　ｃｍ２］程
度のＡＳを６０［ＫｅＶ］程度のエネルギのイオン打込
み法で導入することにより形成される。このゴ型半導体
領域１９を形成する工程により、ｎチャネルＭＩＳＦＥ
ＴＱｎは完成する。

次に、第１４図に示すように、周辺回路のｐチャネルＭ
ＩＳＦＥＴの形成領域において、〆型半導体領域２０を
形成する。ｐ゛型半導体領域２０は、ゲート電極１５及
びサイドウオールスペーサ１８を不純物導入マスクとし
て使用し、例えば１　０　”　［ａｔｏｍｓ／ＬｌＩＩ
ｌ２］程度のＢＦ２を６０［ＫｅＶ］程度のエネルギの
イオン打込み法で導入することにより形成される。この
ｐ゜型半導体領域２０を形成する工程により、ｐチャネ
ルＭＩＳＦＥＴＱｐは完成する。

次に、基板全面に層間絶縁膜２２を形成し、この後、前
記第１図乃至第３図に示すように、接続孔２３、配線２
４の夫々を順次形成する。前記層間絶縁膜２２は例えば
ＢＰＳＧ膜を使用し、このＢＰＳＧ膜は、ＣＶＤ法で堆
積し、前記接続孔２２を形成した後、グラスフローが施
され、表面が平担化される。グラスフローは約９　５　
０　［℃］の窒素ガス雰囲気中にて行われる。前記配線
２４は例えばアルミニウム合金（Ｃｕ．Ｓｉ等の少なく
とも１つが添加される）で形成される。

次に、図示しないが、前記配線２４上を含む基板全面に
ファイナルパッシベーション膜を形成することにより、
本実施例■のＥＰＲＯＭは完成する。

このように、データ線（ＤＬ）１０とワード線（ＷＬ）
１５との交差部にメモリセルＱｍを配置するＥＰＲＯＭ
において、前記データ線１０を、ｐ型ウエル領域２（半
導体基板）の主面からその深さ方向に向って形成された
溝８内に絶縁膜９を介在させて埋込む。この構成により
、前記溝８でｐ型ウエル−３１ 領域２の深さ方向にデータ線１０の断面々積を増加し、
データ線１０の抵抗値を低減できるので、データ線１０
の充放電時間を短縮し、ＥＰＲＯＭの動作速度、特に情
報読出し動作速度を高速化できる。

また、前記溝８内に形成された絶縁体９でデータ線１０
の周囲を覆い、データ線１０に付加される寄生容量を低
減、特にｐｎ接合分離に比べて低減できるので、データ
線１０の充放電時間を短縮し、ＥＰＲＯＭの動作速度を
高速化できる。

また、互いにほぼ平行に延在するデータ線１０及びソー
ス線（ＳＬ）１０とワード線（ＷＬ０５との交差部に、
電界効果型トランジスタで構成されたメモリセルＱｍを
配置するＥＰＲＯＭにおいて、前記データ線１０、前記
ソース線１０の夫々を、ｐ型ウエル領域２の主面からそ
の深さ方向に向って形成された溝８内に絶縁膜９を介在
させて埋込む。この構成により、前記効果の他に、前記
溝８でｐ型ウエル領域２の深さ方向にソース線１０の断
面々積を増加し、ソース線１０の抵抗値を低減できるの
で、ソース線１０の電位上昇を低減し（電位の浮きを低
一３２− 減し）、情報書込み電位差を高め、ＥＰＲＯＭの情報書
込み特性を向上できる。また、前記溝８内に形成された
絶縁膜９でソース線１０を覆い、ソス線１０に付加され
る寄生容量を低減できるので、ソース線１０の電位上昇
を低減し、ＥＰＲＯＭの情報書込み特性を向上できる。

また、データ線１０とワード線１５との交差部に電界効
果型トランジスタで構成されたメモリセルＱｍを配置す
るＥＰＲＯＭにおいて、前記データ線１０を、ｐ型ウエ
ル領域２の主面からその深さ方向に向って形成された溝
８内に絶縁膜９を介在させて埋込み、このデータ線１０
を、前記メモリセルＱｍの電界効果型トランジスタのド
レイン領域である一方のｎ゜型半導体領域７と同一導電
層内で一体に構成する。つまり、ゴ型半導体領域７の溝
８の上側の側面、データ線１０の夫々が、両者と同一導
電層とみなせる（接続孔１１を通して）、前記データ線
１０の一部となる導電膜（第１０図に示す多結晶珪素膜
）を介在させて電気的に接続される。この構成により、
前記効果の他に、前記データ線１０、メモリセルＱｍの
電界効果型トランジスタの一方のゴ型半導体領域７の夫
々を製造工程のマスク合せ余裕なしに接続できるので、
このマスク合せ余裕に相当する分、メモリセルＱｍの占
有面積を縮小し、ＥＰＲＯＭの集積度を向上できる。

また、データ線１０とワード線１５との交差部に電界効
果型トランジスタで構成されたメモリセルＱｍを配置す
るＥＰＲＯＭにおいて、ｐ型ウエル領域２の主面上に、
前記メモリセルＱｍを構成する電界効果型トランジスタ
の情報蓄積ゲート電極６を形成する（ゲート長を規定す
る）工程と、前記ｐ型ウエル領域２の前記情報蓄積ゲー
ト電極６の側面部分の主面部に、前記情報蓄積ゲート電
極６に対して自己整合でｎ゜型半導体領域（ドレイン領
域）７を形成する工程と、前記情報蓄積ゲート電極６の
側面にこの情報蓄積ゲート電極６に対して自己整合でサ
イドウオールスペーサ３１を形成する工程と、前記ｐ型
ウエル領域２の前記情報蓄積ゲート電極６の側面部分の
主面に，前記サイドウオールスペーサ３１を介在させ、
前記情報蓄積ゲート電極６に対して自己整合で前記主面
から深さ方向に向って溝８を形成する工程と、該溝８内
に絶縁膜９を介在させて前記データ線１０を埋込むと共
に、このデータ線１０を前記電界効果型トランジスタの
ゴ型半導体領域７に電気的に接続する工程とを具備する
。この構成により、前記メモリセルＱｍである電界効果
型トランジスタのｎ゜型半導体領域７と前記データ線１
０との接続位置が、前記電界効果型トランジスタの情報
蓄積ゲート電極６に対して自己整合で設定されるので、
前記接続位置と情報蓄積ゲート電極６との製造工程にお
けるマスク合せ余裕寸法を廃止できる。なお、これらの
効果は、メモリセルＱｍである電界効果型トランジスタ
のソース領域であるゴ型半導体領域７とソース線１０と
の接続位置においても同様に奏することができる。

（実施例旧 本実施例■は、前記ＥＰＲＯＭにおいて、メモリセルの
制御ゲート電極の形成後にデータ線、ソース線の夫々を
形成した、本発明の第２実施例で３５− ある。

本実施例Ｈである横型構造を採用するＥＰＲＯＭの概略
構成を第１５図（要部断面図）で示す。

本実施例■であるＥＰＲＯＭは、基本的な構造自体は前
記実施例■と同様であるが、メモリセルＱｍである電界
効果型トランジスタの制御ゲート電極１５Ａ，ワード線
１５の夫々が別の導電層で構成される。前記制御ゲート
電極１５Ａは例えばＣＶＤ法で堆積した多結晶珪素膜で
形成され、この多結晶珪素膜にはｎ型不純物が導入され
る。ワード線１５は例えばＣＶＤ法又はスパッタ法で堆
積したＷ若しくはＷＳｉｘで形成される。なお、実際に
は、ワード線１５の一部が制御ゲート電極１５Ａと接続
され、電界効果型トランジスタの制御ゲート電極は１５
Ａ及び１５で構成される。

また、周辺回路のｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｎ、ｐチャネルＭＩＳＦＥＴＱＰの夫々は前記制御
ゲート電極１５Ａと同一導電層であるゲート電極１５Ａ
で構成される。また、ｎチャネルＭＩＳＦＥＴＱｎのゴ
型半導体領域ｌ９、ｐチャネルＭＩＳＦＥＴ−３６一 Ｑｐのｐ゜型半導体領域２０の夫々は、前記ワード線１
５と同一導電層である中間導電膜１５を介在させて配線
２４に接続される。

次に、前記ＥＰＲＯＭの具体的な製造方法について，第
１６図乃至第２３図（各製造工程毎に示す要部断面図）
を用いて簡単に説明する。

まず、前記実施例■と同様に、ｐ一型半導体基板１にｐ
型ウエル領域２、ｎ型ウエル領域３の夫々を形成する。

この後、フィールド絶縁膜４、Ｐ型チャネルストツパ領
域４Ａ、ゲート絶縁膜５の夫々を順次形成する。

次に、第１６図に示すように、メモリセルアレイの形成
領域において、導電膜６を形成する。この導電膜６はメ
モリセルアレイのほぼ全面に形成される。

次に、メモリセルアレイの形成領域において、前記導電
膜６の表面上にゲート絶縁膜１３を形成すると共に、周
辺回路の形成領域において、ゲート絶縁膜１４を形成す
る。ゲート絶縁膜１３、１４の夫々は例えば熱酸化法若
しくはＣＶＤ法により同一製造工程で或は別々の工程で
形成する。

次に、第１７図に示すように、ゲート絶縁膜１３上、１
４上の夫々を含む基板全面に導電膜１５Ａ、絶縁膜３０
の夫々を順次形成する。

次に、メモリセルアレイの形成領域において、絶縁膜３
０，導電膜１５Ａ、導電膜６の夫々を順次パターンニン
グし、制御ゲート電極１５Ａ、情報蓄積ゲート電極６の
夫々を形成する。このパターンニングは制御ゲート電極
１５Ａ、情報蓄積ゲート電極６の夫々のゲート長を規定
する。この後、周辺回路の形成領域において、絶縁膜３
０、導電膜１５Ａの夫々を順次パターンニングし、ゲー
ト電極１５Ａを形成する。

次に、第１８図に示すように、メモリセルアレイの形成
領域においてゴ型半導体領域７、周辺回路の形成領域に
おいてｎ型半導体領域１６、Ｐ型半導体領域１７の夫々
を順次形成する。

次に、第１９図に示すように、情報蓄積ゲート電極６、
制御ゲート電極１５Ａ、ゲート電極１５Ａの夫々の側壁
にサイドウォールスペーサ３１を形成する。

次に、前記実施例Ｉとほぼ同様に，第２０図に示すよう
に、メモリセルアレイの形成領域において、溝８を形成
する。同第２０図に示すように、周辺回路の形成領域は
エッチングマスク（例えばフォトレジスト膜）３２で被
覆される。

次に、第２１図に示すように、前記溝８内に絶縁膜９を
介在させてデータ線１０、ソース線１０の夫々を形成す
ると共に、データ線１０、ソース線１０の夫々とｎ゜型
半導体領域７とを接続する。

次に、第２２図に示すように、周辺回路の形成領域にお
いて、ゴ型半導体領域１９、ｐ゜型半導体領域２０の夫
々を順次形成する。前記ｎ゛型半導体領域１９を形成す
る工程によりｎチャネルＭＩＳＦＥＴＱｎは完成し、ｐ
゛型半導体領域２０を形成する工程によりｐチャネルＭ
ＩＳＦＥＴＱｐは完成する。

次に、前記実施例■と同様に、層間絶縁膜１２を形成す
ると共に、メモリセルアレイの形成領域において制御ゲ
ート電極１５Ａの上側表面を露出させる。また、周辺回
路の形成領域において、層間絶−３９− 縁膜１２に接続孔（符号を付けない）を形成する。

次に，第２３図に示すように，メモリセルアレイの形成
領域においてワード線１５を形成すると共に、周辺回路
の形成領域において中間導電膜１５を形成する。前記メ
モリセルアレイにおいて、ワード線１５のパターンニン
グ工程と同一製造工程により、メモリセルＱｍである電
界効果型トランジスタの制御ゲート電極１５Ａ、情報蓄
積ゲート電極６の夫々のゲート幅が規定される。このワ
ード線１５を形成することにより、メモリセルＱｍは完
成する。

この後、層間絶縁膜２２、接続孔２３、配線２４の夫々
を順次形成することにより、本実施例のＥＦＲＯＭは完
成する。

本実施例Ｈによれば、前記実施例Ｉとほぼ同様の効果を
奏することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であるこ一４０− とは勿論である。

例えば、本発明は、データ線とワード線との交差部にメ
モリセルを配置するマスクＲＯＭ．ＥＥＰＲＯＭ．ＤＲ
ＡＭ．ＳＲＡＭ等の半導体記憶装置に適用できる。

また，本発明は、マイクロコンピュータＬＳＩや論理Ｌ
ＳＩに搭載されたＲＯＭ．ＲＡＭ等に適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

記憶回路を有する半導体集積回路装置において、前記記
憶回路の動作速度の高速化を図ることができる。

記憶回路を有する半導体集積回路装置において、前記記
憶回路の情報読出し動作速度の高速化を図ることができ
る。

記憶回路を有する半導体集積回路装置において、前記記
憶回路の情報書込み特性を向上することができる。

記憶回路を有する半導体集積回路装置において、集積度
を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である横型構造を採用する
ＥＰＲＯＭの概略構成を示す要部断面図、第２図は、前
ＥＥＰＲＯＭのメモリセルアレイの要部平面図、 第３図は、前記ＥＰＲＯＭのメモリセルアレイの他の領
域の要部断面図、 第４図乃至第１４図は、前記ＥＰＲＯＭを各製造工程毎
に示す要部断面図、 第１５図は、本実施例■である横型構造を採用するＥＰ
ＲＯＭの概略構成を示す要部断面図、第１６図乃至第２
３図は、前記ＥＦＲＯＭを各製造工程毎に示す要部断面
図である。 図中、１・・・半導体基板、２，３・・・ウエル領域、
６　，　１５，　１５Ａ・・・ゲート電極、７　，　１
６．　１７，　１９．　２０・・・半導体領域、８・・
・溝、９・・・ｌ＠縁膜、１５・・・ワード線、１０・
・・データ線又はソース線、Ｑｍ・・・メモリセル、 Ｑ　ｎ　＋ Ｑｐ・・・ＭＩＳＦＥＴである。 −４３ー

Claims (1)

1. 【特許請求の範囲】 １、データ線とワード線との交差部にメモリセルを配置
   する記憶回路を有する半導体集積回路装置において、前
   記データ線が、半導体基板の主面からその深さ方向に向
   って形成された溝内に絶縁膜を介在させて埋込まれたこ
   とを特徴とする半導体集積回路装置。 ２、互いにほぼ平行に延在するデータ線及びソース線と
   ワード線との交差部に、電界効果型トランジスタで構成
   されたメモリセルを配置する記憶回路を有する半導体集
   積回路装置において、前記データ線、前記ソース線の夫
   々が、半導体基板の主面からその深さ方向に向って形成
   された溝内に絶縁膜を介在させて埋込まれたことを特徴
   とする半導体集積回路装置。 ３、データ線とワード線との交差部に電界効果型トラン
   ジスタで構成されたメモリセルを配置する記憶回路を有
   する半導体集積回路装置において、前記データ線が、半
   導体基板の主面からその深さ方向に向って形成された溝
   内に絶縁膜を介在させて埋込まれ、該データ線が、前記
   メモリセルの電界効果型トランジスタの一方の半導体領
   域と同一導電層内で一体に構成されたことを特徴とする
   半導体集積回路装置。 ４、データ線とワード線との交差部に電界効果型トラン
   ジスタで構成されたメモリセルを配置する記憶回路を有
   する半導体集積回路装置の製造方法において、半導体基
   板の主面上に、前記メモリセルを構成する電界効果型ト
   ランジスタのゲート電極を形成する工程と、前記半導体
   基板の前記ゲート電極の少なくとも一側面部分の主面部
   に、前記ゲート電極に対して自己整合で半導体領域を形
   成する工程と、前記ゲート電極の一側面にこのゲート電
   極に対して自己整合でサイドウォールスペーサを形成す
   る工程と、前記半導体基板の前記ゲート電極の一側面部
   分の主面に、前記サイドウォールスペーサを介在させ、
   前記ゲート電極に対して自己整合で前記主面から深さ方
   向に向って溝を形成する工程と、該溝内に絶縁膜を介在
   させて前記データ線を埋込むと共に、このデータ線を前
   記電界効果型トランジスタの半導体領域に電気的に接続
   する工程とを具備したことを特徴とする半導体集積回路
   装置の製造方法。 ５、前記データ線又はソース線は、金属膜、珪素膜又は
   金属珪化膜で形成されたことを特徴とする請求項１乃至
   請求項３に記載の夫々の半導体集積回路装置、又は請求
   項４に記載の半導体集積回路装置の製造方法。 ６、前記メモリセルは、読出専用不揮発性記憶回路、電
   気的消去型不揮発性記憶回路又は紫外線消去型不揮発性
   記憶回路を構成することを特徴とする請求項１乃至請求
   項３に記載の夫々の半導体集積回路装置、又は請求項４
   に記載の半導体集積回路装置の製造方法。