JPS6399612A - 周波数シンセサイザ− - Google Patents
周波数シンセサイザ−Info
- Publication number
- JPS6399612A JPS6399612A JP61246294A JP24629486A JPS6399612A JP S6399612 A JPS6399612 A JP S6399612A JP 61246294 A JP61246294 A JP 61246294A JP 24629486 A JP24629486 A JP 24629486A JP S6399612 A JPS6399612 A JP S6399612A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency
- adder
- terminal
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、基ＴＶ周波数より低い出力周波数を得る周
波数シンセサイザーに関する。
波数シンセサイザーに関する。
従来、基準周波数より低い出力周波数を得たい時は、フ
リップ・フロップによる分周器を多段接続するか、シフ
トレジスタを多段接続することにより所定の出力周波数
を得ていた。
リップ・フロップによる分周器を多段接続するか、シフ
トレジスタを多段接続することにより所定の出力周波数
を得ていた。
従来の分周による方法では、基準周波数より十分に低い
出力周波数を得ようとすると、多数のフリップ・フロッ
プを必要とするという問題点があった。また、シフトレ
ジスタによる方法では、多種類の出力周波数を選定する
ことが？Ｉ Ｈになるという問題点があった。
出力周波数を得ようとすると、多数のフリップ・フロッ
プを必要とするという問題点があった。また、シフトレ
ジスタによる方法では、多種類の出力周波数を選定する
ことが？Ｉ Ｈになるという問題点があった。
本発明は以上の問題点に鑑みなされたものであって、加
算器の一方の入力端子に周波数設定値を入力し、前記加
算器の出力をラッチを介して加算器の他方の入力端子に
入力し、該ラッチのクロックパルス入力端子には基準周
波数となるパルスを入力し、前記加算器の出力端子から
出力周波数を得るという手段を講じた。
算器の一方の入力端子に周波数設定値を入力し、前記加
算器の出力をラッチを介して加算器の他方の入力端子に
入力し、該ラッチのクロックパルス入力端子には基準周
波数となるパルスを入力し、前記加算器の出力端子から
出力周波数を得るという手段を講じた。
加算器ＦＡには二つの入力端子Δ１、Ａ２と加算結果の
出力端子Ｂと加算結果のキャリオーバー出力端子Ｃがあ
り、ラッチＲには入力端子Ｒｉｎと出力端子Ｒｏｕｔと
クロックパルス入力端子Ｒｐと出力クリア信号端子Ｒｃ
があるので、加算器ＦＡとラッチＲのピッ１−数をＭと
し、加算器ＦＡの入力端ｔΔ１に周波数設定値としてＮ
（ただし７Ｎは２の累乗数）を入力し、ｎａｐのクロッ
クパルスがラッチＲのクロックパルス入力端子Ｒｐに入
力された時の加算器Ｆ” Ａにおける加算結果をＳ（ｎ
＞とすると、次の式が成り立つ。
出力端子Ｂと加算結果のキャリオーバー出力端子Ｃがあ
り、ラッチＲには入力端子Ｒｉｎと出力端子Ｒｏｕｔと
クロックパルス入力端子Ｒｐと出力クリア信号端子Ｒｃ
があるので、加算器ＦＡとラッチＲのピッ１−数をＭと
し、加算器ＦＡの入力端ｔΔ１に周波数設定値としてＮ
（ただし７Ｎは２の累乗数）を入力し、ｎａｐのクロッ
クパルスがラッチＲのクロックパルス入力端子Ｒｐに入
力された時の加算器Ｆ” Ａにおける加算結果をＳ（ｎ
＞とすると、次の式が成り立つ。
Ｓ （ｎ）−８（ｎ−１）→−Ｎ
ここで、最初のクロックパルス（ｎ＝１）と同時にラッ
チＲの出力をクリアして０にしておくと、Ｓ （１）
＝Ｎ となる。よって、 Ｓ （ｎ） ＝ｎ−Ｎ ここで、ｍ個「ＩのクロックパルスがラッチＲに入力さ
れたときに、加算器Ｆ Ａでの加算結果が最大値２Ｍに
なり、キャリオーバー出力端子Ｃからパルスが出力され
るとすると、 Ｓ （ｍ）＝２’ となるので、 Ｍ−Ｎ−２’ 故に、 Ｍ＝２’／Ｎ よって、クロックパルスの周波数をＰ（Ｈｚ）とし、キ
ャリオーバー出力端子Ｃから出力されるパルスの周波数
をＦ（Ｈｚ）とすると、 Ｆ＝Ｐ／Ｍ（Ｈ２） 故に、 Ｆ＝Ｐ−Ｎ／２’ （Ｈｚ） となる。
チＲの出力をクリアして０にしておくと、Ｓ （１）
＝Ｎ となる。よって、 Ｓ （ｎ） ＝ｎ−Ｎ ここで、ｍ個「ＩのクロックパルスがラッチＲに入力さ
れたときに、加算器Ｆ Ａでの加算結果が最大値２Ｍに
なり、キャリオーバー出力端子Ｃからパルスが出力され
るとすると、 Ｓ （ｍ）＝２’ となるので、 Ｍ−Ｎ−２’ 故に、 Ｍ＝２’／Ｎ よって、クロックパルスの周波数をＰ（Ｈｚ）とし、キ
ャリオーバー出力端子Ｃから出力されるパルスの周波数
をＦ（Ｈｚ）とすると、 Ｆ＝Ｐ／Ｍ（Ｈ２） 故に、 Ｆ＝Ｐ−Ｎ／２’ （Ｈｚ） となる。
即ち、加算器ＦＡの入力端子Ａ１に入力する値Ｎを変化
させることにより、該加算器ＦＡのキャリオーバー出力
端子Ｃから、Ｐ −Ｎ／２’ ＣＨ２〕の周波数の出
力を得ることができる。
させることにより、該加算器ＦＡのキャリオーバー出力
端子Ｃから、Ｐ −Ｎ／２’ ＣＨ２〕の周波数の出
力を得ることができる。
以下に、本発明の実施例を図面に基づいて説明する。
図面に於いて、Ｆ Ａは８ｂｉｔの加１γ器であり、Ｒ
は３ｂｉｔのラッチであり、Ｆ Ｆはフリップフロップ
である。
は３ｂｉｔのラッチであり、Ｆ Ｆはフリップフロップ
である。
Ｆ Ａは、二つの入力端子ＡＩ、Ａ２、出力端子Ｂ、キ
ャリオーバー出力端子Ｃを持つ加算器である。Ｒは、入
力端子Ｒｉ ｎ、出力端子Ｒｏｕｔ、クロックパルス入
力端子Ｒｐ、出力クリア信号入力端子Ｒｃを持つラッチ
である。
ャリオーバー出力端子Ｃを持つ加算器である。Ｒは、入
力端子Ｒｉ ｎ、出力端子Ｒｏｕｔ、クロックパルス入
力端子Ｒｐ、出力クリア信号入力端子Ｒｃを持つラッチ
である。
加算器Ｆ Ａの一つの入力端子Ａ１に周波数設定値Ｎを
入力し、他の入力端子Δ２にはラッチＲからの出力を入
力し、上記二つの入力データの加算結果を加算出力端子
Ｂに出力し、加算結果がキャリオーバーした場合はキャ
リオーバー出力端子Ｃにパルスを出力するとともに、該
キャリオーバー出力端子ＣはラッチＲの出力クリア信号
入力端子Ｒｃ、に接続されているのでラッチＲは出力デ
ータをＯとする。また、ラッチＲは基準周波数となるク
ロックパルスの入力毎に、前記加算結果を取り込み保持
し出力し、該出力は前記加算器ＦＡの入力端子Ａ２に入
力される。そして、キャリオーバー出力端子Ｃよりの出
力信号はフリップ・フロップＦＦにて７分の−の周波数
に分周されデス−ティ比５０％の波形に整形され出力さ
れる。
入力し、他の入力端子Δ２にはラッチＲからの出力を入
力し、上記二つの入力データの加算結果を加算出力端子
Ｂに出力し、加算結果がキャリオーバーした場合はキャ
リオーバー出力端子Ｃにパルスを出力するとともに、該
キャリオーバー出力端子ＣはラッチＲの出力クリア信号
入力端子Ｒｃ、に接続されているのでラッチＲは出力デ
ータをＯとする。また、ラッチＲは基準周波数となるク
ロックパルスの入力毎に、前記加算結果を取り込み保持
し出力し、該出力は前記加算器ＦＡの入力端子Ａ２に入
力される。そして、キャリオーバー出力端子Ｃよりの出
力信号はフリップ・フロップＦＦにて７分の−の周波数
に分周されデス−ティ比５０％の波形に整形され出力さ
れる。
例えば、クロックパルスの周波数Ｐを１２８ｋＨＺ 、
周波数設定値Ｎを３２（＝２５）とすると、加算器ＦＡ
における加算結果がキャリオーバーしてキャリオーバー
出力端子Ｃからパルスを出力したときから、８ （＝
２１＋／２５）個目のクロックパルス毎にキャリオーバ
ー出力端子Ｃからパルスを出力される。即ち１６ （＝
１２８／８）ｋＨｚの周波数が得られる。次に、フリッ
プ・フロップＦＦにより分周波形整形され８ ｋ Ｈｚ
の周波数が得られる。
周波数設定値Ｎを３２（＝２５）とすると、加算器ＦＡ
における加算結果がキャリオーバーしてキャリオーバー
出力端子Ｃからパルスを出力したときから、８ （＝
２１＋／２５）個目のクロックパルス毎にキャリオーバ
ー出力端子Ｃからパルスを出力される。即ち１６ （＝
１２８／８）ｋＨｚの周波数が得られる。次に、フリッ
プ・フロップＦＦにより分周波形整形され８ ｋ Ｈｚ
の周波数が得られる。
同様にして、周波数設定値Ｎを４とした場合は加算器Ｆ
Ａのキャリオーバー出力端子Ｃから１ｋＨｚの周波数が
得られる。また、このとき加算器ＦＡの出力端子Ｂの第
７ビソトからは、２ｋ Ｈｚの周波数が得られ、第６ビ
ノトからは４ ｋ １１ ｚの周波数が得られる。
Ａのキャリオーバー出力端子Ｃから１ｋＨｚの周波数が
得られる。また、このとき加算器ＦＡの出力端子Ｂの第
７ビソトからは、２ｋ Ｈｚの周波数が得られ、第６ビ
ノトからは４ ｋ １１ ｚの周波数が得られる。
このように、周波数設定値Ｎを種々変えることにより種
々の出力周波数を得ることができる。
々の出力周波数を得ることができる。
なお、分周比を大きくしたいか、もしくは多くの異なっ
た周波数を得たい場合は、加算器ＦＡ及びラッチＲのビ
ット数Ｍを大きくすればよい。
た周波数を得たい場合は、加算器ＦＡ及びラッチＲのビ
ット数Ｍを大きくすればよい。
また、加算器ＦＡの出力を所定のデコーダーを介してフ
リップ・フロップＦＦに入力するようにすると、より一
層多種の出力周波数を得ることができるようになる。
リップ・フロップＦＦに入力するようにすると、より一
層多種の出力周波数を得ることができるようになる。
本発明による周波数シンセサイザーは、分周器を用いず
、加算器とラッチを用いたため、シンプルな構成で種々
の出力周波数を得ることができるという効果がある。
、加算器とラッチを用いたため、シンプルな構成で種々
の出力周波数を得ることができるという効果がある。
図面ば、本発明による周波数シンセサイザーのブロック
図である。 ＦＡ、、、加算器、Ｒ１０，ラッチ、ＦＦ、、。 フリップ・フロップ、Ｐｌｌ、基準周波数。
図である。 ＦＡ、、、加算器、Ｒ１０，ラッチ、ＦＦ、、。 フリップ・フロップ、Ｐｌｌ、基準周波数。
Claims (1)
- 加算器の一方の入力端子に周波数設定値を入力し、前記
加算器の出力をラッチを介して加算器の他方の入力端子
に入力し、該ラッチのクロックパルス入力端子には基準
周波数となるパルスを入力し、前記加算器の出力端子か
ら出力周波数を得る周波数シンセサイザー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61246294A JPS6399612A (ja) | 1986-10-15 | 1986-10-15 | 周波数シンセサイザ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61246294A JPS6399612A (ja) | 1986-10-15 | 1986-10-15 | 周波数シンセサイザ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399612A true JPS6399612A (ja) | 1988-04-30 |
Family
ID=17146410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61246294A Pending JPS6399612A (ja) | 1986-10-15 | 1986-10-15 | 周波数シンセサイザ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399612A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143155A (en) * | 1977-05-20 | 1978-12-13 | Ando Electric | Frequency divider |
| JPS56126894A (en) * | 1980-02-22 | 1981-10-05 | Kurisuchiyan Jiyakue Defuore | Syntherizer |
-
1986
- 1986-10-15 JP JP61246294A patent/JPS6399612A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143155A (en) * | 1977-05-20 | 1978-12-13 | Ando Electric | Frequency divider |
| JPS56126894A (en) * | 1980-02-22 | 1981-10-05 | Kurisuchiyan Jiyakue Defuore | Syntherizer |
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