JPS6399655A - 特定用途の集積回路 - Google Patents
特定用途の集積回路Info
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- JPS6399655A JPS6399655A JP62191485A JP19148587A JPS6399655A JP S6399655 A JPS6399655 A JP S6399655A JP 62191485 A JP62191485 A JP 62191485A JP 19148587 A JP19148587 A JP 19148587A JP S6399655 A JPS6399655 A JP S6399655A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明は特定用途の集積回路装置（ＡＳＩＣ＞、特に、
家紅用機器ないし器具への特定用途を有する電気機械装
置または電子機械装置に制御入力を与え、かつ、ぞの機
能を監視する装置に関する。 （従来の技術） この種の器具では、プログラム可能なオフがシェルフ（
市販の）−フィクロプロセッサの開発につれて、このよ
うな器具によって実施された従来の全ての動作をこのよ
うなマイクロプロセッサの制御下に買くことがますます
容易になった。そこで、このようなプロセッサが用いら
れるとき多くの付加的な動作の特徴を利用できるように
する機会が与えられる。しかし、現在まで、各装置は、
往々にしＣかなりの費用と製作時間を承知の上で注文製
作しなければならず、適正な値段の装置で実際に！？る
ことのできる特徴は必然的に限定されていた。各個別の
装置の電子的ハードウェアを注文製作することは非常に
コストが高くなる。 本発明考は、利用可能な標準的装置を多く検討した後、
センサ入力を多くの器具に用い、その器貝によって実施
され、またはされ−（いるｍ能の液晶表示とともに↑−
ボード入力を用いる方法を採用しＣ１典型的な汎用マイ
ク１１ブロセツリ制御と協働１）で動作（るＡＳＩＣ用
の汎用回路（たとえばＨｏｔｏｒｏｌａ ＨＣ６Ｃ３０
！ｉ Ｉ’ ２ ）を開発した。この回路は任意の特定
の揚合に敷求される特定の機能に依存した種々のビンノ
ｌウド配列がｉｉｌ （ｌｌｒである。 望ましいことが刊つ℃おり１，１．１．：ここ（゛説明
りるＡＳＩＣにおし」る１、目１ｒは少４１りとも次の
機能をそなえなければ４Ｔら１．にい、。 ・２６セグメンＩ〜ＩｃＤドライブ（多重化されていな
い） ・Ｌ ＣＤバックブレーンドライブ（６０１１ｚ）・ピ
エゾ音饗表示器ドライブ ・Ｌ ＣＤバックライ１−制り１１ ・単線北向ＩＩ連絡リンク ・２０キー、キーボード？１〜リツクス入力この種装置
にさらに次の機能をも／＋： １４るど、イの有用性が
一段と自重す−ること１）、本発明省の（ＩＪ１究によ
って判明した。 ・６チセンネルＡ／Ｄ変換器 ・６０ ｆｉｚ付近゛デック″出力 ・マイクロプロセッサ用つオツヂドッグリセツ一 ・高電流出力電力のためにＬＣＤセグメントドライバの
数ピッ１へを変換するモードピン（発明の課題、構成的
特徴及び効果の要点）かくして、本発明が指向する目的
は、表示用の連続した情報を受信することかでき、キー
ボードまたはセンサ入力から連続情報を与えることかで
き、また、自己およびマイクロブ［］セセラの同期のた
めに制御タイミング機能を与えることができ、マイク「
１プ［］セセラと協同させて用いられ、構成が簡単で、
かつ、汎用性を有する集積回路を提供することにある。 さらに詳細にいうと、本発明基本的着想を具用する一実
施態様によれば、シリアルデータ送信、受信駅間（たと
えば、マイクロプロセッサ）と協回し−Ｃ用いｔ）れる
回路で、その装置とのデータ路接続用の端子、その端子
からデータを直列的に受信し、その喘了ヘデータを一１
列的に送信するレジスタ、およびレジスタ内のデータ用
の記憶またはラッチ装置を備えた回路が提供される。ま
Ｉこ、局所データをレジスタに送って、ぞの次に端子に
送る装置が備えＩうれている。タイミング発振器はシフ
トクロック信号を発生して端子からｕ’Ｔ列的に受信し
たデータと同期してレジスタを歩進さけ、そのレジスタ
内に記憶されたデータを端子に直列的に送るときの所定
の速庶ぐレジスタを直列的に歩進させる。確認装置はレ
ジスタの所定の位四にある開始停止ビットデータの存在
を検出し、それによって端子で受信したデータフレーズ
の存在を画定覆る。別の装置はフレーズ内のコマンドピ
ッ１−データを検出し、さらに別の装置は確認装置の同
時出力に応答し、」マントビットｆ−タ検出器はコマン
ドピッ１へデータに応じてデータ記憶装置およびレジス
タをスイツブ１ｖる。。 本発明の別の＠様に上れば、二１マントビットｊ゛−タ
スイッチはレジスタに局所データを送る装置である。記
憶また
家紅用機器ないし器具への特定用途を有する電気機械装
置または電子機械装置に制御入力を与え、かつ、ぞの機
能を監視する装置に関する。 （従来の技術） この種の器具では、プログラム可能なオフがシェルフ（
市販の）−フィクロプロセッサの開発につれて、このよ
うな器具によって実施された従来の全ての動作をこのよ
うなマイクロプロセッサの制御下に買くことがますます
容易になった。そこで、このようなプロセッサが用いら
れるとき多くの付加的な動作の特徴を利用できるように
する機会が与えられる。しかし、現在まで、各装置は、
往々にしＣかなりの費用と製作時間を承知の上で注文製
作しなければならず、適正な値段の装置で実際に！？る
ことのできる特徴は必然的に限定されていた。各個別の
装置の電子的ハードウェアを注文製作することは非常に
コストが高くなる。 本発明考は、利用可能な標準的装置を多く検討した後、
センサ入力を多くの器具に用い、その器貝によって実施
され、またはされ−（いるｍ能の液晶表示とともに↑−
ボード入力を用いる方法を採用しＣ１典型的な汎用マイ
ク１１ブロセツリ制御と協働１）で動作（るＡＳＩＣ用
の汎用回路（たとえばＨｏｔｏｒｏｌａ ＨＣ６Ｃ３０
！ｉ Ｉ’ ２ ）を開発した。この回路は任意の特定
の揚合に敷求される特定の機能に依存した種々のビンノ
ｌウド配列がｉｉｌ （ｌｌｒである。 望ましいことが刊つ℃おり１，１．１．：ここ（゛説明
りるＡＳＩＣにおし」る１、目１ｒは少４１りとも次の
機能をそなえなければ４Ｔら１．にい、。 ・２６セグメンＩ〜ＩｃＤドライブ（多重化されていな
い） ・Ｌ ＣＤバックブレーンドライブ（６０１１ｚ）・ピ
エゾ音饗表示器ドライブ ・Ｌ ＣＤバックライ１−制り１１ ・単線北向ＩＩ連絡リンク ・２０キー、キーボード？１〜リツクス入力この種装置
にさらに次の機能をも／＋： １４るど、イの有用性が
一段と自重す−ること１）、本発明省の（ＩＪ１究によ
って判明した。 ・６チセンネルＡ／Ｄ変換器 ・６０ ｆｉｚ付近゛デック″出力 ・マイクロプロセッサ用つオツヂドッグリセツ一 ・高電流出力電力のためにＬＣＤセグメントドライバの
数ピッ１へを変換するモードピン（発明の課題、構成的
特徴及び効果の要点）かくして、本発明が指向する目的
は、表示用の連続した情報を受信することかでき、キー
ボードまたはセンサ入力から連続情報を与えることかで
き、また、自己およびマイクロブ［］セセラの同期のた
めに制御タイミング機能を与えることができ、マイク「
１プ［］セセラと協同させて用いられ、構成が簡単で、
かつ、汎用性を有する集積回路を提供することにある。 さらに詳細にいうと、本発明基本的着想を具用する一実
施態様によれば、シリアルデータ送信、受信駅間（たと
えば、マイクロプロセッサ）と協回し−Ｃ用いｔ）れる
回路で、その装置とのデータ路接続用の端子、その端子
からデータを直列的に受信し、その喘了ヘデータを一１
列的に送信するレジスタ、およびレジスタ内のデータ用
の記憶またはラッチ装置を備えた回路が提供される。ま
Ｉこ、局所データをレジスタに送って、ぞの次に端子に
送る装置が備えＩうれている。タイミング発振器はシフ
トクロック信号を発生して端子からｕ’Ｔ列的に受信し
たデータと同期してレジスタを歩進さけ、そのレジスタ
内に記憶されたデータを端子に直列的に送るときの所定
の速庶ぐレジスタを直列的に歩進させる。確認装置はレ
ジスタの所定の位四にある開始停止ビットデータの存在
を検出し、それによって端子で受信したデータフレーズ
の存在を画定覆る。別の装置はフレーズ内のコマンドピ
ッ１−データを検出し、さらに別の装置は確認装置の同
時出力に応答し、」マントビットｆ−タ検出器はコマン
ドピッ１へデータに応じてデータ記憶装置およびレジス
タをスイツブ１ｖる。。 本発明の別の＠様に上れば、二１マントビットｊ゛−タ
スイッチはレジスタに局所データを送る装置である。記
憶また
【、１ラツｆ装置から出力装置を駆ＩＪＪするた
めに出力手段を備えることが可能である。 さらに、本発明の伯の実施態様によれば、シフトレジス
タはモード制御装置によって複数個の状態に調整するこ
とができる。したがって、データが送られた端子または
局所データ発生装置からデータがレジスタによって受信
される。レジスタはまた、そこに置かれたデータを送信
できる。モード制御！Ｉｌ装置を作動させるためシフト
レジスタによって受信されたデータに応答する装置が備
えられる。 （実施例） 本発明の技術内容のより良き理解に資する技術的背景と
して、゛′機器制御システム（Ａｐｐｌ １ａｎｃｅＣ
ｏｎｔｒｏｌ Ｓｙｓｔｅｍ）と題する１９８４年３月
６日付出願の同時係属のカナダ国特許出願第４４８９５
９号を参照することができる。このカプダ国特許出願は
、諸般の機器、特に冷蔵庫用のマイクロプロセッサシス
デムについて開示したものであって、本願明細内で説明
する型式の特定用途用ＩＣ（＾ｐｐｌｉｃａｔｉｏｎ
５ｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ ：以後、“△ｓｒｃ”と呼ぶ）を利用１１ること
ｂ可能である。また、本発明のＡＳＩＣの２つの好適実
施例は０ＭＯ８技術を応用して構成され、一般的な０Ｍ
Ｏ８特性を有している。 新技術に従うためには、第１実施例のピンカウントのた
めには、４４ビンＪ−クワッド（Ｑｕａｄ ）表面マウ
ントパッケージが望ましい。これは第２図に示されてい
る。 出力のいくつかはＲＩＴＯ〜７および１２ｉＨ力に対し
て示された特別のドライブ機能が与えられる。関連した
機番に対する液晶表示を駆動４６バツクライト制御出力
［３０Ｋ Ｉ−Ｇ−ｒは１０１ｍ八を出力し、最小２Ｖ
を鮪持する。機器十の可聴変換器の音響ビーバ出力Ｂ１
ヨＦＰは７．ＯＶの゛電源を！ｊえ、最小１．２Ｖを斡
持しながら３０１１＾を吸収できる。ＩｃＤセグメント
ドライバの１３ＩＴｏ〜７および１２は最小１４ｍＡお
、Ｊ、び最大２５ｍＡの電源性能を有する。出力１３１
Ｔ８〜１１ Ｊ３よび１３〜２５は標準的なＣＭＯＳバ
ッファ出力である。 ＡＳＩＣの２つの実施態様は同じ１基本１回路をもって
いるけれども別々の分野用に設計されている。第２実施
例（第２バージヨン）ではＬＣＤまたはインタフ丁−ス
用の信号をキーボードに与えない。したがって、使用さ
れないＩ１０ピンは除くことができる。この結果、従来
の２８ビン１）ＩＬパッケージ〈これは広範囲に用いら
れているパッケージスタイルである）に適合する装置が
１９られ、４４ピンパツケージに対して用いられた場合
よりもかなりの」スト節約になる。 ＡＳＩＧバージョン２の主な機能は、マイクロブ目セツ
１ノーおよび関連回路に設計されなければならない回路
、すなわちウオツヂドック機能、温度その他の検知のた
めのＡ／１〕変換、５ＱＨｚ割込みを与えるＡＣ信号調
整、および高感度ゲートトライアックに対４る直接結合
、または、関連した出力装置（七−夕、ヒータ等〉で用
いられるオプトアイソレータ用のＬ Ｅ Ｄドイブのい
ずれかのための高電流ドライブに関連した回路を＠換す
ることである。 ２つの実７ＩＩ！ｌ態様間の差異は、第１−Ａ図（１）
−（４）ないし第１−０図の概略図を参照した一般的７
７回路モードの説明を通じで明らかになろう。 リセット回路 第１−Ａ図（１）〜（４）においＣ１この装置ｆｆ／に
対ｃｊるパワーアラブリセラ１〜．１、ｌＪは外部リレ
ツ１へはＲ８丁／丁Ｆ Ｓ−１人力を介しｌ動される。 これはアクティブ１．ＯＷ人力（゛、デス１〜目的でビ
ンアウトされるけれどｂ、何ら外部素子を必要とじイＴ
い。内部回路は入力の必ゾ２がｔ５．いＪ：うな態様で
構成され、ヒステリシス増幅器１、電源レベルピン１）
２を含み、信号をＯＲグー１〜３に送ってＲＥＳＥＴ出
ツノを発〈１ηる。リヒッ１〜タイミングのパラメータ
は第４図に示されている。木質的には、リセツ１−タイ
ミングは１達した Ｍ ＯＴ ＯＲＯＬ Ａ Ｍ Ｃ６８０り Ｐ ２
（７） ’Ｊ ｔ？ ’／ト入力の条件に合致するよう
に選ばれた。 ＡＳＩＣバージョン２のＭｌで８丁（１捻述）はＭＣ６
８０５Ｐ２す［ツ１〜入力を直接駆動りる。この機能は
バージＦｌｌン１では′ｊえられ４ｆい。 Ｒ８丁／丁］−８丁入力端子の機能はＩＣ製茄の問にテ
スト手続を高速化することである。 ＲＥ Ｓ Ｅ丁回路の実際の構成は、伯の態様でも装置
の動作には影響を与えないため、変更可能である。通常
の動作条件におけるＲ Ｅ Ｓ Ｅ Ｔ信号はパワーア
ップの間だけ生じる。しかし、Ｒ８Ｔ／ＴＥＳ王入力を
Ｖｓｓに一時的に接触すると装置リセットが得られ、第
４図に示されたリセットタイミングが得られる。記号５
で示す回路は製造中においてのみテストを高速化するた
めに含むもので、八ＳＩＣの使用の間は５ＹＲ８Ｔ信号
が周期的に現われて、÷９カウンタチェーンにおける最
後から２番目のノリツブフロップと最後のノリツブノロ
ツブとの間の］ネクタとして働くようにする。 発振器回路 第’ＩＡ図（１）に示寸ごとく内部発振器回路１０が備
えられ、Ｘ王ＡＬ、ＥＸＴＡＬ入力間に接続された４Ｈ
１ｌｚセラミツク共撮器１１によって安定化される。ま
た、発振器の固有回路は変更できるが、それは、ビンＥ
ＸＴＡＩ−からＭＣ６８０５Ｐ２を駆動して４Ｈｌｌｚ
クロツクを与えることの可能なことが望ましい。このよ
うな設４様式にＪこつてＭＣ６８０５Ｐ２に対してＪ（
振器をイ・１加することが不要になり、また２つの装置
間の等価的なタイミング公差を確保する。全システムに
わたる同期はＡＳ［Ｃ及びマイクロプロセッサ間の通信
を通じて、重要なことである。 内部タイミング 発振器回路の出力は÷プリスケーラの第１ステージ１２
に直接接続される。プリスケーラ部は共通リセットをも
った非同期リプルカウンタから４にる。プリスケーラの
機能は４Ｈ１１ｚ外部周波数信号を７．８１３ＫＩＩｚ
まで減少さｌることで、この４３号はシステムのストロ
ーブ（Ｓ Ｔ Ｒ）信号として働らく。プリスケーラに
続くのは別の÷７非同期リプルカウンタで１４１内部タ
イミング信号の全部を与える。最後に、別の一： ：Ｊ
ｌ同期リプルカウンタがあり、ＭＲ８Ｔｍ力で周波数を
３．５１１ｚに減少する。このカウンタの最終スデージ
はＯＲゲート３からＳ端子にＲＦＳＥＴ入力を受け、マ
イクロプロセッサのリセットが必要なときを除いてＭＲ
８Ｔ出力を与える。このカウンタはＯＲゲート１５に送
られたＲＥＳＥＴまたはＣＬＫＲ８Ｔでリセットできる
。 このカウントチェーンによって発生されたタイミング信
号は次のとおりである。 ストローブ（ＳＴＲ） −約７．８１３ＫＨｚシ
フトクロック（Ｓ）ＩＦＣＬＫ）＝ 約３．９０７ＫＨｚ メツセージの最後（ＥＯＭ）−約６１．０６３Ｈｚビ一
ブ周波数 −約１．９５３ＫＨｚバツクプ
レ一ン周波数 ＝約６１．０６３Ｈ２第５図は重要
な上記最後の３個の信号と付加的な信号を示す。 データフォーマット 回路全体の動作をさらに説明する前に、通信データにつ
き簡単な説明を行なう。 ＡＳＩＣは本来的に「ダンプ」装置である。固有の知能
を有していないから、ＭＯＴＯＲＯＬＡ＝ ２１− ＭＣ６８０５Ｐ２ ８ビツトマイクロプロセツサのよう
なり制御装置へのインタフェースを必要とする。 ＡＳＩＣは、第１−１−１図（１）の双り内雇ポー１〜
５ＥＲＩＡＬ Ｉｌｏに接続された非回期シリアル通
信線を介してυｊ１１１装置と連絡できる。このボート
は２■で１０掘八〜２０＋１１Ａの範１ｆｌｌにあるよ
うに設計されるａＡＳＩＣとの連絡の間に、制御器は特
定のフォー７ットで３２ごツトメッセージを送る。採用
され、第６図に示されたデータフォーマットは現在の産
業Ｍ準に厳密には合致することはいえないが、本発明の
譲受人によってＡＳＩＣとの連絡に特に用いるために開
発された。 第６図に示されるように、データストリング（ｄａｔａ
ｓｔｒｉｎｇ）は、開始ピッ１−１２６情報ビット、
ビーバビット、２コマンドビツトおよび最後に２停止ビ
ツトを含む。２６情報ビツトはどのコマンドで選択され
たか、そして、ＡＳＩＣのどのバージョンが用いられて
いるか、によって変化する。、ＡＳＩＣバージョンの両
方とも４個の可能なコマンド詔を与える２つのコマンド
ピットを用いる。第６図はまた、可能な選択を表す真理
値表を示す。回路動作の理解を助けるために、ＡＳＩＣ
のバージョン１を説明する。 リセツ１〜回路動作およびウォッチドラ今、パワーアッ
プリセットが生じ、装置全体がりしット状態にセットさ
れたと仮定する。 ＡＳＩＣと制御装置の間では何ら通信が生じなければ、
÷７カウンタの出力が送られるフリップ７０ツブ１７か
らＯＲゲート１６で発生される内部発生システムリセッ
ト（ＳＹＳＲ８Ｔ）は１６．４ａ＋Ｓ毎に生じる。しか
し、５ＹＳＲＴは１００％システムリセットを与えず、
したがって、回路のあるキー機能だけがＲＥＳＦＴ信号
によってリセットされ得る。また、約１３５１１１Ｓ後
、マイクロプロセッサυＪｌｌ＋装置がＡＳＩＣに［話
しかけ（ｔａｌｋ） Ｊ （適当な期待データを送る
こと）をしない場合、ＡＳＩＧは、マイクロプロセッサ
が一時的に不動作である、と判断する。この状況を訂正
するためには、「ウォッチドッグ」としての八ＳＩＣが
、コン１ヘローラに至るＭＲ８Ｔ出力を論理１にスイッ
チしで、マイクロプロセツサリ−をリセットすることに
Ｊ：り通信を再形成する。適当な回路動作を維持するた
めに、Ｉ】ントローラは１３５ｍ５毎に少なくとも１回
ＡＳＩＣと止しく連絡するか、またはそれを［走査（ｓ
ｃａｎ） Ｊ Ｌなければらならい。コントローラとＡ
ＳＩＣの間の！ＩＩ！望的な送信／受信パターンが第７
図に示されている。 Ｌ二叉ス五某ニＡ１皿月１ パワーアップリセットの後、シリアルＩ１０ラインは論
理ＩＩ １１＋レベルにある。これは、１０にΩの内部
プルアップ抵抗２０．およびコントローラのＩ１０ボー
トビンが初期設定の間に高レベルで出力としてプログラ
ムされるという事実のためである。データ転送を開始ざ
ぜるために番ま、二１ントローラはまずシリアルＩ１０
ピンを１−ＯＷ（論理１１０ Ｎ ）に引きつり４ｋｌ
ノればならない。この負エツジは３人力へＮＯゲー１−
２１を伝播し、２２で反転されて、シフ１〜レジスタ・
リセット制御フリップ７０ツブ２３のり［１ツク入力を
正に移−２／１．− 行させる。このＤ型フリップ７０ツブのトリガによって
３２ビツトシフトレジスタ３０のリセットがＱ出カーＶ
の５ＨＦＲ８Ｔを介して解放される。 さらに、フリップフロップ２３のＱ出力はクロック・リ
セット制御フリップ７０ツブ２４に対するトリガを与え
る。このＤ型フリップ７０ツブのＱ出力は、ＯＲゲート
１５を介して信号ＣＬＫＲ３Ｔを最終ステージを除いて
クロックタイミングカウンタ全体に与える。これによっ
てカウンタチェーンのリセットが生じる。第７図のシフ
トクロック波形５ＨＦＣＩ Ｋ （タイミングチェーン
から得られるレジスタ３０のクロック波形）の切断部は
クロック回路リセット動作を示す。 ＣＩ ＫＲ８Ｔ信号の幅はタイミングチェーンフリップ
フロップ」−のリセット状態を保証するのに十分な程度
でなければならない。このＣＬＫＲ８Ｔパルス幅はノリ
ツブ７０ツブ２４の出力を３ステージシフトレジスタ２
５を通過させ、次に７リツプ７０ツブ２４のリセットに
送ることによって得られる。 ＣＩ ＫＲ８Ｔを除いて約１２８μｓ後、５ＨＦＣＩ
Ｋ信号は３２ビツトシフトレジスタ３０の入力ステージ
をトリガする。制御マイク［］プロセッサ装置からの到
来データビットは各々約２５６μｓの幅を有している。 この値はＭＣ６８０５Ｐ２が内部タイマを有しているの
で、かなり正確である。目的は、３．９０７ＫＩＩＺの
立上り端に各データビットの中間貞での到来データをザ
ンブリングさせることである。こうして、シリアルデー
タストリングは所定のデータフォーマツ１〜で３２ビツ
トシフトレジスタ３０にクロック入力される。シリアル
データス］・リングがそのフォーマットの正確な使用と
合致し４
めに出力手段を備えることが可能である。 さらに、本発明の伯の実施態様によれば、シフトレジス
タはモード制御装置によって複数個の状態に調整するこ
とができる。したがって、データが送られた端子または
局所データ発生装置からデータがレジスタによって受信
される。レジスタはまた、そこに置かれたデータを送信
できる。モード制御！Ｉｌ装置を作動させるためシフト
レジスタによって受信されたデータに応答する装置が備
えられる。 （実施例） 本発明の技術内容のより良き理解に資する技術的背景と
して、゛′機器制御システム（Ａｐｐｌ １ａｎｃｅＣ
ｏｎｔｒｏｌ Ｓｙｓｔｅｍ）と題する１９８４年３月
６日付出願の同時係属のカナダ国特許出願第４４８９５
９号を参照することができる。このカプダ国特許出願は
、諸般の機器、特に冷蔵庫用のマイクロプロセッサシス
デムについて開示したものであって、本願明細内で説明
する型式の特定用途用ＩＣ（＾ｐｐｌｉｃａｔｉｏｎ
５ｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ ：以後、“△ｓｒｃ”と呼ぶ）を利用１１ること
ｂ可能である。また、本発明のＡＳＩＣの２つの好適実
施例は０ＭＯ８技術を応用して構成され、一般的な０Ｍ
Ｏ８特性を有している。 新技術に従うためには、第１実施例のピンカウントのた
めには、４４ビンＪ−クワッド（Ｑｕａｄ ）表面マウ
ントパッケージが望ましい。これは第２図に示されてい
る。 出力のいくつかはＲＩＴＯ〜７および１２ｉＨ力に対し
て示された特別のドライブ機能が与えられる。関連した
機番に対する液晶表示を駆動４６バツクライト制御出力
［３０Ｋ Ｉ−Ｇ−ｒは１０１ｍ八を出力し、最小２Ｖ
を鮪持する。機器十の可聴変換器の音響ビーバ出力Ｂ１
ヨＦＰは７．ＯＶの゛電源を！ｊえ、最小１．２Ｖを斡
持しながら３０１１＾を吸収できる。ＩｃＤセグメント
ドライバの１３ＩＴｏ〜７および１２は最小１４ｍＡお
、Ｊ、び最大２５ｍＡの電源性能を有する。出力１３１
Ｔ８〜１１ Ｊ３よび１３〜２５は標準的なＣＭＯＳバ
ッファ出力である。 ＡＳＩＣの２つの実施態様は同じ１基本１回路をもって
いるけれども別々の分野用に設計されている。第２実施
例（第２バージヨン）ではＬＣＤまたはインタフ丁−ス
用の信号をキーボードに与えない。したがって、使用さ
れないＩ１０ピンは除くことができる。この結果、従来
の２８ビン１）ＩＬパッケージ〈これは広範囲に用いら
れているパッケージスタイルである）に適合する装置が
１９られ、４４ピンパツケージに対して用いられた場合
よりもかなりの」スト節約になる。 ＡＳＩＧバージョン２の主な機能は、マイクロブ目セツ
１ノーおよび関連回路に設計されなければならない回路
、すなわちウオツヂドック機能、温度その他の検知のた
めのＡ／１〕変換、５ＱＨｚ割込みを与えるＡＣ信号調
整、および高感度ゲートトライアックに対４る直接結合
、または、関連した出力装置（七−夕、ヒータ等〉で用
いられるオプトアイソレータ用のＬ Ｅ Ｄドイブのい
ずれかのための高電流ドライブに関連した回路を＠換す
ることである。 ２つの実７ＩＩ！ｌ態様間の差異は、第１−Ａ図（１）
−（４）ないし第１−０図の概略図を参照した一般的７
７回路モードの説明を通じで明らかになろう。 リセット回路 第１−Ａ図（１）〜（４）においＣ１この装置ｆｆ／に
対ｃｊるパワーアラブリセラ１〜．１、ｌＪは外部リレ
ツ１へはＲ８丁／丁Ｆ Ｓ−１人力を介しｌ動される。 これはアクティブ１．ＯＷ人力（゛、デス１〜目的でビ
ンアウトされるけれどｂ、何ら外部素子を必要とじイＴ
い。内部回路は入力の必ゾ２がｔ５．いＪ：うな態様で
構成され、ヒステリシス増幅器１、電源レベルピン１）
２を含み、信号をＯＲグー１〜３に送ってＲＥＳＥＴ出
ツノを発〈１ηる。リヒッ１〜タイミングのパラメータ
は第４図に示されている。木質的には、リセツ１−タイ
ミングは１達した Ｍ ＯＴ ＯＲＯＬ Ａ Ｍ Ｃ６８０り Ｐ ２
（７） ’Ｊ ｔ？ ’／ト入力の条件に合致するよう
に選ばれた。 ＡＳＩＣバージョン２のＭｌで８丁（１捻述）はＭＣ６
８０５Ｐ２す［ツ１〜入力を直接駆動りる。この機能は
バージＦｌｌン１では′ｊえられ４ｆい。 Ｒ８丁／丁］−８丁入力端子の機能はＩＣ製茄の問にテ
スト手続を高速化することである。 ＲＥ Ｓ Ｅ丁回路の実際の構成は、伯の態様でも装置
の動作には影響を与えないため、変更可能である。通常
の動作条件におけるＲ Ｅ Ｓ Ｅ Ｔ信号はパワーア
ップの間だけ生じる。しかし、Ｒ８Ｔ／ＴＥＳ王入力を
Ｖｓｓに一時的に接触すると装置リセットが得られ、第
４図に示されたリセットタイミングが得られる。記号５
で示す回路は製造中においてのみテストを高速化するた
めに含むもので、八ＳＩＣの使用の間は５ＹＲ８Ｔ信号
が周期的に現われて、÷９カウンタチェーンにおける最
後から２番目のノリツブフロップと最後のノリツブノロ
ツブとの間の］ネクタとして働くようにする。 発振器回路 第’ＩＡ図（１）に示寸ごとく内部発振器回路１０が備
えられ、Ｘ王ＡＬ、ＥＸＴＡＬ入力間に接続された４Ｈ
１ｌｚセラミツク共撮器１１によって安定化される。ま
た、発振器の固有回路は変更できるが、それは、ビンＥ
ＸＴＡＩ−からＭＣ６８０５Ｐ２を駆動して４Ｈｌｌｚ
クロツクを与えることの可能なことが望ましい。このよ
うな設４様式にＪこつてＭＣ６８０５Ｐ２に対してＪ（
振器をイ・１加することが不要になり、また２つの装置
間の等価的なタイミング公差を確保する。全システムに
わたる同期はＡＳ［Ｃ及びマイクロプロセッサ間の通信
を通じて、重要なことである。 内部タイミング 発振器回路の出力は÷プリスケーラの第１ステージ１２
に直接接続される。プリスケーラ部は共通リセットをも
った非同期リプルカウンタから４にる。プリスケーラの
機能は４Ｈ１１ｚ外部周波数信号を７．８１３ＫＩＩｚ
まで減少さｌることで、この４３号はシステムのストロ
ーブ（Ｓ Ｔ Ｒ）信号として働らく。プリスケーラに
続くのは別の÷７非同期リプルカウンタで１４１内部タ
イミング信号の全部を与える。最後に、別の一： ：Ｊ
ｌ同期リプルカウンタがあり、ＭＲ８Ｔｍ力で周波数を
３．５１１ｚに減少する。このカウンタの最終スデージ
はＯＲゲート３からＳ端子にＲＦＳＥＴ入力を受け、マ
イクロプロセッサのリセットが必要なときを除いてＭＲ
８Ｔ出力を与える。このカウンタはＯＲゲート１５に送
られたＲＥＳＥＴまたはＣＬＫＲ８Ｔでリセットできる
。 このカウントチェーンによって発生されたタイミング信
号は次のとおりである。 ストローブ（ＳＴＲ） −約７．８１３ＫＨｚシ
フトクロック（Ｓ）ＩＦＣＬＫ）＝ 約３．９０７ＫＨｚ メツセージの最後（ＥＯＭ）−約６１．０６３Ｈｚビ一
ブ周波数 −約１．９５３ＫＨｚバツクプ
レ一ン周波数 ＝約６１．０６３Ｈ２第５図は重要
な上記最後の３個の信号と付加的な信号を示す。 データフォーマット 回路全体の動作をさらに説明する前に、通信データにつ
き簡単な説明を行なう。 ＡＳＩＣは本来的に「ダンプ」装置である。固有の知能
を有していないから、ＭＯＴＯＲＯＬＡ＝ ２１− ＭＣ６８０５Ｐ２ ８ビツトマイクロプロセツサのよう
なり制御装置へのインタフェースを必要とする。 ＡＳＩＣは、第１−１−１図（１）の双り内雇ポー１〜
５ＥＲＩＡＬ Ｉｌｏに接続された非回期シリアル通
信線を介してυｊ１１１装置と連絡できる。このボート
は２■で１０掘八〜２０＋１１Ａの範１ｆｌｌにあるよ
うに設計されるａＡＳＩＣとの連絡の間に、制御器は特
定のフォー７ットで３２ごツトメッセージを送る。採用
され、第６図に示されたデータフォーマットは現在の産
業Ｍ準に厳密には合致することはいえないが、本発明の
譲受人によってＡＳＩＣとの連絡に特に用いるために開
発された。 第６図に示されるように、データストリング（ｄａｔａ
ｓｔｒｉｎｇ）は、開始ピッ１−１２６情報ビット、
ビーバビット、２コマンドビツトおよび最後に２停止ビ
ツトを含む。２６情報ビツトはどのコマンドで選択され
たか、そして、ＡＳＩＣのどのバージョンが用いられて
いるか、によって変化する。、ＡＳＩＣバージョンの両
方とも４個の可能なコマンド詔を与える２つのコマンド
ピットを用いる。第６図はまた、可能な選択を表す真理
値表を示す。回路動作の理解を助けるために、ＡＳＩＣ
のバージョン１を説明する。 リセツ１〜回路動作およびウォッチドラ今、パワーアッ
プリセットが生じ、装置全体がりしット状態にセットさ
れたと仮定する。 ＡＳＩＣと制御装置の間では何ら通信が生じなければ、
÷７カウンタの出力が送られるフリップ７０ツブ１７か
らＯＲゲート１６で発生される内部発生システムリセッ
ト（ＳＹＳＲ８Ｔ）は１６．４ａ＋Ｓ毎に生じる。しか
し、５ＹＳＲＴは１００％システムリセットを与えず、
したがって、回路のあるキー機能だけがＲＥＳＦＴ信号
によってリセットされ得る。また、約１３５１１１Ｓ後
、マイクロプロセッサυＪｌｌ＋装置がＡＳＩＣに［話
しかけ（ｔａｌｋ） Ｊ （適当な期待データを送る
こと）をしない場合、ＡＳＩＧは、マイクロプロセッサ
が一時的に不動作である、と判断する。この状況を訂正
するためには、「ウォッチドッグ」としての八ＳＩＣが
、コン１ヘローラに至るＭＲ８Ｔ出力を論理１にスイッ
チしで、マイクロプロセツサリ−をリセットすることに
Ｊ：り通信を再形成する。適当な回路動作を維持するた
めに、Ｉ】ントローラは１３５ｍ５毎に少なくとも１回
ＡＳＩＣと止しく連絡するか、またはそれを［走査（ｓ
ｃａｎ） Ｊ Ｌなければらならい。コントローラとＡ
ＳＩＣの間の！ＩＩ！望的な送信／受信パターンが第７
図に示されている。 Ｌ二叉ス五某ニＡ１皿月１ パワーアップリセットの後、シリアルＩ１０ラインは論
理ＩＩ １１＋レベルにある。これは、１０にΩの内部
プルアップ抵抗２０．およびコントローラのＩ１０ボー
トビンが初期設定の間に高レベルで出力としてプログラ
ムされるという事実のためである。データ転送を開始ざ
ぜるために番ま、二１ントローラはまずシリアルＩ１０
ピンを１−ＯＷ（論理１１０ Ｎ ）に引きつり４ｋｌ
ノればならない。この負エツジは３人力へＮＯゲー１−
２１を伝播し、２２で反転されて、シフ１〜レジスタ・
リセット制御フリップ７０ツブ２３のり［１ツク入力を
正に移−２／１．− 行させる。このＤ型フリップ７０ツブのトリガによって
３２ビツトシフトレジスタ３０のリセットがＱ出カーＶ
の５ＨＦＲ８Ｔを介して解放される。 さらに、フリップフロップ２３のＱ出力はクロック・リ
セット制御フリップ７０ツブ２４に対するトリガを与え
る。このＤ型フリップ７０ツブのＱ出力は、ＯＲゲート
１５を介して信号ＣＬＫＲ３Ｔを最終ステージを除いて
クロックタイミングカウンタ全体に与える。これによっ
てカウンタチェーンのリセットが生じる。第７図のシフ
トクロック波形５ＨＦＣＩ Ｋ （タイミングチェーン
から得られるレジスタ３０のクロック波形）の切断部は
クロック回路リセット動作を示す。 ＣＩ ＫＲ８Ｔ信号の幅はタイミングチェーンフリップ
フロップ」−のリセット状態を保証するのに十分な程度
でなければならない。このＣＬＫＲ８Ｔパルス幅はノリ
ツブ７０ツブ２４の出力を３ステージシフトレジスタ２
５を通過させ、次に７リツプ７０ツブ２４のリセットに
送ることによって得られる。 ＣＩ ＫＲ８Ｔを除いて約１２８μｓ後、５ＨＦＣＩ
Ｋ信号は３２ビツトシフトレジスタ３０の入力ステージ
をトリガする。制御マイク［］プロセッサ装置からの到
来データビットは各々約２５６μｓの幅を有している。 この値はＭＣ６８０５Ｐ２が内部タイマを有しているの
で、かなり正確である。目的は、３．９０７ＫＩＩＺの
立上り端に各データビットの中間貞での到来データをザ
ンブリングさせることである。こうして、シリアルデー
タストリングは所定のデータフォーマツ１〜で３２ビツ
トシフトレジスタ３０にクロック入力される。シリアル
データス］・リングがそのフォーマットの正確な使用と
合致し４
【い場合、レジスタ３０に正しく受信されずし
たがって、ラッチグループ３１の各出力ラッチにラッチ
できない。 開始及び停止ピッ１〜が正しい論理レベルに合致すると
仮定すると、論理” １ ”が右動制御信号ノリツブフ
ロップ３５のＤ入力に存在することになる。３２番目の
゛′シリアル″どツ１−がレジスタ３０にシフトされる
１／２８ＨＦＣ１Ｋリイクルの後、メツセージの最後
（ＥＯＭ）信号が利用できるようになる。データストリ
ングの端部からＦＯＭの開始に至る１２８μｓの遅延の
ため、システムの適正時間がデータがラッチされる前に
確定できる。［ＯＭの立上り端はＶＡＬＩＤ（有効）ａ
ｉｒ御ノリツブノロツブ３５をクロックし、論理” １
”がそのノリツブ７０ツブを通して送られ、ＶＡＲ［
ｒ）信号となる。どの機能がコマンドビットを介して選
択されたかに応じて、ＶＡｌ、、、ＩＤパルスは４個の
可能な゛グルーロジック” （ｇｌｕｅｌｏｇｉｃ ）
］マント回路３６．３７．３８または３９の１つを伝
幡する。Ｖ Ａ Ｌ、 Ｉ Ｉ）パルスの幅はＳ ＨＦ
ＣＬ Ｋの１／４（約６４μｓ）である。選択された
機能をトリガしてＡＳＩＣによって実行できるＪ：うに
覆るのは、このパルスの立上り端である。ＬＣＤ Ｌ
ＡＴＣＨに対してはこの信号はＯＲグー１−４０を介し
て２７ビツト出力ラツチグループ３１を１〜リガし、レ
ジスタ３０の内容は各ラッチに転送される。選択された
コマンド機能がＬＣＤ ＬＡＴＣＨｌＢＣＫＬＧＴ
ＯＮ／０ＦＦのいずれかぐあった場合、帰還情報は存
７＋しない。残りのＸ１マント機能Δ／１）ラッチおよ
びＬ ＯＡ Ｄ Ｋ Ｆ Ｙ ＲＯΔＲＤ Ｓ 王
Ａ Ｔ Ｕ Ｓ Ｇ；Ｌ ］ントローラに戻されるべき
情報をｂつことに＜【る。 これら２つの機能は後述する。 コントローラへの情報の帰還がない場合は、約８．２ｎ
＋Ｓの「不動作時間」が続く。不動性「、１間の最後ま
では、次のデータ伝送が生じることはあり得ない。］ン
１へ［１−ラによって送信を試みれば、データは失なわ
れることになる。二Ｊント［Ｊ−ラからの［最初のＬＯ
ＷＪ信号の約１６．３ｍＳの後、５ＹＳＲ３丁信号が回
路１７および１６によって発生される。５ＹＳＲ３丁パ
ルスは約６４μｓ幅で、シフトレジスタ制御ノリツブノ
ロツブ２３、つまり３２ビツトシフトレジスタ３０をク
リアηる。このフリップ７０ツブがリセツ１〜された後
で始めて、ＡＳＩＧは新データストリングを受Ｉｔ取れ
る態勢になる。１６．４１１１３ｆσに１回より高い速
度でＡＳＩＣの書込みがなされないことが小便２である
。 ＝ ２８− ３ＹＳＲ８王パルスを与えるフリップフロップ１７はま
た、ＭＣ６８０５Ｐ２のピン２（ＩＮＴ入力）に直接接
続されるＩＮＴ出力信号を供給する。これは、リアルタ
イムクロックとして用いるコントローラに対する約６０
１＋ｚの妨害である。ＡＳＩＣからＩＮＴ信号は約１６
．４ｍＳ毎に生じかつ常時与えられるべきであって、マ
イクロプロセラυが固有のクロックを有していて、上述
のように△ＳＩＣ発振器によって直接駆動されない場合
は特に重要である。こうして、コントローラとＡＳＩＣ
との間の通信はＩＮＴ信号に同期しなければならない。 全ての送信／受信情報は １６．４ｍＳのウィンドウ内で処理できる。 第２図はＬＡＴＣＨＡ／Ｄ機能がＡＳＩＣＶｌでは得ら
れないことを意味するけれども、この事実は正しいとは
いえない。前述したように、ＡＳＩＣの２つのバージョ
ンは同一の回路を有している。これらは別々の態様で簡
単にパッケージされる。キーボード入力の全部がキーボ
ード機能のために用いられるわけではない場合は、残り
の＝ ２９ − 入力はアナログ入力として用いることができる。 これはこの装置に設計された大ぎな融通性を意味する。 バックライト ＡＳＩＣＶｌは主として１．− ＣＤドライバとして企
図される。出願人の制９１１シスデムに設計されている
現在の液晶表示は透過型である。これらの表示器は、表
示されるべぎセグメン１〜に対する視覚領域における何
らかのバックライティングが必要である。バックライテ
ィングを制ｍ覆るために、ＡＳＩＣは、グーリン１〜ン
接続１ヘランジスタのペースを駆動できる出力（Ｂ Ｃ
Ｌ、 Ｇ Ｔ ）を右している。ＢＣＫＬＧＴ機能は＝
】マント冊（ＣＯＭＭ。 Ｃ０ＭＭ２両方に対して論理Ｉｆ Ｉ Ｉ＋として示さ
れている）を有しており、ＬＣＤラッチに対して既に説
明したのと同じ態様でΔＮＩ）３８１１３よびフリップ
フロップ４５を介して実行される。付加的な特徴は、Ｂ
ＣＫＩ ＧＴ制御（オン・オフ）をキーボード走査の間
にコントローラによって読戻すことができるということ
である。Ｂ ＣＫ Ｌ Ｇ Ｔ ｔｉ（Ｉ御フリップフ
ロップ４５が不注意にも雑音によってトリガされる場合
、＝ｌントロールマイク「】プ［」セックは通常の１．
−ボード走査の間に障害を検出し、イの状態を矯正１す
ることができる。ＢＣＫＬＧＴ制御の作ＷＪまたは停止
は通常、ＬＣＤ状態の変化の間に生じる。このため、Ｂ
ＣＫＬＧＴ制御フリップフロップ４５に対するクロック
端もＯＲグー１〜３３．４０を介して２７出力ラツチグ
ループ３１をり［ｌツクする。こうして２つの関連した
機能が同時にアクセスできる。Ｂ ＣＫ Ｌ Ｇ Ｔ出
力は△ＳＩＣバージョン２では（ワられない。 ビーパ（ＢＥＥＰＥＲ） ビーパ出力はＡ Ｎ Ｄゲート４６を介してラッチ４８
から得られ、それは、ピエゾ富響表示器を作動させるの
に用いられる約２にｌｌｚゲート信号である。ビーパ制
御ビットはデータストリングのビット２７である。通常
、ビーパ作動時間は約２００ＩｌｌＳである。持続時間
は一定でなく、１６．４ｎｌＳ走査速庶の倍数でなけれ
ばならない。 キーボード読出し キーボード走査の間に、！、１１御マイク［１プロセツ
サはデータ転送を開始し、３２ピツ１〜ストリングを送
る。ここで小域なことは、データストリング内の゛′歩
行１″の位置である。デーウス１〜リング内のどット２
７は「歩行Ｊ”１”を与える。開始、停止、コマンドビ
ットも１１−シいフォーマットに合致しなければならな
い。ストリング内の他の全てのビットはゼロにクリアさ
れて、誤ったキービットがコントローラによって受信さ
れｔＫいようにでる。データストリングを受信し、］マ
ントピッ１〜ＣＯＭＭ＝Ｏ１ＣＯＭＭ２＝Ｏをデコード
すると、△ＳＩＣグルーロジックは△ＮＤ３７、フリッ
プフロップ５０およびＡＮＤ５１を介してシフ１〜レジ
スタの最終の２２ステージ４９から Ｓ ）−Ｉ Ｆ ＣＬ Ｋ信号を不可能化する。フリッ
プフロップ５２からのＥ Ｎ Ａ Ｒ信号も１−ＯＷに
なって、ＡＮＤ２１でシリアル入力回路を不可能化にし
、シリアル出力（データ出力）３状態グ一１〜増幅器５
３を使用可能にりる。 シフトレジスタ３０の最初の１０スｊ−ジはなおＳ ｌ
−Ｉ Ｆ ＣＬ Ｋ信号を有する。連続した５ＨＦＣＬ
Ｋ信号について、フリップフロップ５５で始まる歩行″
′１″は１位置だけ右にシフトされる。これによって、
行（１〜４）出力で論理１１１１１が連続的に与えられ
る。キーが押されたとすると、対応でる列入力はＨＩ
Ｇ ｌ−１になる。これは、キー処理によってそのキー
に特有のＣ０Ｌ−コンタクトとＲＯＷ−コンタクトがブ
リッジされるからである。その際、列出力、行入力およ
びＬＯＡ Ｄ信号（ＡＮＤ５６から）の組合わせは、Ａ
ＮＤゲートグループ５７の一要素に特有のものであり、
対応のフリップフロップをシフトレジスタ部４９内のプ
リセットする。たとえば、キーバッドのキー１がキー走
査の間に押された場合、Ｃ０Ｌ−（列）１及びＲＯＷ（
行）１がアクティブになり、ノリツブフロップ５８はＳ
ＴＲ信号によって５ｌ−ＩＦｃＬＫの１／２後にプリセ
ットされることになる。通常、１個だけの７リツプ７０
ツブがキー走査の間にプリセットされるが、１個以上の
キーが押されると、レジスタ４９内の１個以上−３３＝ のフリップフロップが作動されることになる。２０キ一
マトリクス全体を完全に走査するには３個のＳ ＨＦ
ＣＬ Ｋ端が必要なだ（）である。ノリツブフロップ３
５へのＥＯＭ信号に続く第４のＳ ＨＦ ＣＬ Ｋ端で
、Ｓ ＨＦ Ｃｌ−Ｋ信号をＡＮＤ５１を介してＳ Ｈ
Ｆ ＣＬ Ｋシフトレジスタ部４９に対して不可能化に
していたフリップフロップ５０がリセットされる。これ
によってＡＳＩＣがデータを制御マイクロプロ［ツ１）
にシフトアウト（ることができるように／、【る。（マ
イク【コブロセツ勺が最初のデーラス１〜リングを送っ
た後、そのシリアルラインを入力となるよにう回転させ
た。）この時点で、シリアルＩ１０ラインは、シフ１〜
レジスタ４９の最終ステージ５９内の開始ビットによっ
て、６０．０Ｒ６１およびグー１へ５３を介してＬＯＷ
に保持される。 マイクロプロセラ１ノ制御ｌ装盾は、キーボード走査リ
クエストをなした後、約９００μｓ後にシリアルＩ１０
ラインを走査し始める。マイクロプロセッサによって受
信した第１ピツ１〜は、キーボード読取りに対応す。２
０ビツト、バックライト制紳ビット（ＢＣＫＢ ＩＴ）
の状態および２個のス１〜ツブビットが続く開始ビット
である。ＡＳＩＣによって送られた停止ビットの状態は
マイクロプロセッサによって送られたものとは反対であ
る。 その理由は、第１の停止ビットはレジスタを介して歩進
された歩行ＩＩ １１１で、第２の停止ビットは１０Ａ
Ｄ ＫＥＹＢＯ△ＲＤコマンドにおけるＣ０ＭＭビッ
トからのゼロであるからである。 どのキーが押されたかを判別づ′るためには、コントロ
ールマイクロプロセッサはキープレスによって発生した
１１１１＋の位置を決定する内部カウンタが必要なだけ
である。 キー走査は通常のデータ送信Ｊ：り時間がかかるけれど
も、１６．ｌｎＳデータ窓全体が必要なわけではない。 キー走査の終了後、０Ｒ１６を介してフリップフロップ
１７で５ＹＳＲ３Ｔを発生し、次の通ず３シーケンスに
対してそれ自身の準備をする。送信１受信シーケンスに
よって要求される時間の長さのために、その通信は６０
Ｈｚ ＴＮＴ出力と同期することが避けられｌｔ７い
。このようにして、マイクロプロセラ１ノータイミング
（発振器回路１０と結合していない発振器を用いた場合
）はほとんど妨害を受け７７い。 キーバッドモニタリング番まかなり速いベースでなされ
ることが意図される（６０〜１００１１１Ｓ毎に少なく
とも一回）。このことから、マイクロプロセッサ実行時
間の少なくとも１０〜１５％がキーバッドを処理するこ
とに用いられることがわかる。 Ａ／Ｄ変換 ＡＳＩＣの特徴の１つはＡ／Ｄ変換の基本的形式の実行
機能にある。Ａ／Ｄ変換器は、端子（ＣＡＰＩＮ）にあ
る外部容量と各入力（ＣＨ１〜６）にある外部抵抗によ
って形成されたＲＣ回路の原理で動作する。ｍＵ測測定
ために用いられる外部抵抗は通常、負の温度係数をもっ
た１ノー−ミスタである。 本来的に、Ａ／ｒ）回路は可変抵抗を用いてディジタル
変換のためにアナログ値（電圧）を与える。 負の入力比較器６５はＲＣノードに接続される。 作動されると、比較器の出力は、ノード６６で有効なＲ
Ｃ回路の値によって決定された時間、すなわち抵抗値に
よって変化する時間の後出力パルスを発生する。６個の
アナログ入力が存在し、その１つは較正入力でなければ
ならない。用いられる抵抗器は５に〜５０にΩの範囲で
変化する。 Ａ／Ｄ機能は主にＡＳＩＣバージョン２に対して企図さ
れる。しかし、少なくとも２人力は自由で、Ｌ ＣＤド
ライバの全部が用いられない場合はバージョン１でも得
られる。 △／Ｄ要求のために生じる事象の通常のシーケンスは次
のとおりである。チャンネルはＡ〜Ｆ選択ラインの１つ
を作動させることによって選択される。出力ラッチ３１
が用いられているという事実のために、通常、ピッ１〜
Ｏ〜１２出力が変化しないままであることが重要である
。というのは、これらは、中断されてはならないファン
、モータ、バルブ等のような要素に対して用いられるか
らである。マイクロプロセッサがＡ／Ｄ選択コマンド５
ｎを含む３２ビツト「送信］ストリングを完了した後、
そのＩ１０ビンを反転し、帰還パルスの長さを決定させ
るために内部カウンタのカラン１へを開始させる。コマ
ンド語はＡＳＩＣによってデコードされ、アナログゲー
ト６７を不能化にし、ＣＡＰＭＮ入力を接地する。ノリ
ツブフロップ６３のＦＮＡＢ２信号はＡＮＤゲートチャ
ンネルセレクタグループ６９を作ｖｊさせる。ＥＮＡＢ
２信号は各アナログヂＡ７ンネルスイツヂ７１が作動で
きるようにＡＮＤグループ７０を作動さぼる。回路の性
質のために、アリ［１グスイツチ７１のパＡン″抵抗が
約２５００を越えないことが重要である。チャンネルに
対１−るデータビットを含むラッチグループ３１にお【
」る各フリップフロップ７５〜８０から得られる選択端
子Δ〜Ｆの入力を切換えることによって上記チャンネル
が作動されると、比較器６５の負入力の電圧は、ＶＤＤ
に接続された各外部抵抗によってＶ Ｉ〕Ｄへ向かって
充電されつつある外部容量のために土貸し始める。 負入力の電圧がＶ ｌ） Ｄの２／３に達すると、比較
器６５の出力は切換えられる。制御Ｉ′？イクロプロセ
ツサは立下り端を見て、内部カウンタを停止させて等価
的なディジタル値を決定する。Δ／Ｄシーケンスが完了
した後、ＡＳＩＣは Ｓ Ｙ Ｓ ＲＳ Ｔを発生し、次のシーケンスのため
に装置をリセットする。 比較器によって発生した出力パルスの幅は、通常、５０
０μｓへ・６−８である。データ転送を容易にするため
に、Ａ／Ｄヂャンネルはデータの１バイトの境界内に置
かれる。第８図は典型的なＡ／Ｄ読出しを示す。
たがって、ラッチグループ３１の各出力ラッチにラッチ
できない。 開始及び停止ピッ１〜が正しい論理レベルに合致すると
仮定すると、論理” １ ”が右動制御信号ノリツブフ
ロップ３５のＤ入力に存在することになる。３２番目の
゛′シリアル″どツ１−がレジスタ３０にシフトされる
１／２８ＨＦＣ１Ｋリイクルの後、メツセージの最後
（ＥＯＭ）信号が利用できるようになる。データストリ
ングの端部からＦＯＭの開始に至る１２８μｓの遅延の
ため、システムの適正時間がデータがラッチされる前に
確定できる。［ＯＭの立上り端はＶＡＬＩＤ（有効）ａ
ｉｒ御ノリツブノロツブ３５をクロックし、論理” １
”がそのノリツブ７０ツブを通して送られ、ＶＡＲ［
ｒ）信号となる。どの機能がコマンドビットを介して選
択されたかに応じて、ＶＡｌ、、、ＩＤパルスは４個の
可能な゛グルーロジック” （ｇｌｕｅｌｏｇｉｃ ）
］マント回路３６．３７．３８または３９の１つを伝
幡する。Ｖ Ａ Ｌ、 Ｉ Ｉ）パルスの幅はＳ ＨＦ
ＣＬ Ｋの１／４（約６４μｓ）である。選択された
機能をトリガしてＡＳＩＣによって実行できるＪ：うに
覆るのは、このパルスの立上り端である。ＬＣＤ Ｌ
ＡＴＣＨに対してはこの信号はＯＲグー１−４０を介し
て２７ビツト出力ラツチグループ３１を１〜リガし、レ
ジスタ３０の内容は各ラッチに転送される。選択された
コマンド機能がＬＣＤ ＬＡＴＣＨｌＢＣＫＬＧＴ
ＯＮ／０ＦＦのいずれかぐあった場合、帰還情報は存
７＋しない。残りのＸ１マント機能Δ／１）ラッチおよ
びＬ ＯＡ Ｄ Ｋ Ｆ Ｙ ＲＯΔＲＤ Ｓ 王
Ａ Ｔ Ｕ Ｓ Ｇ；Ｌ ］ントローラに戻されるべき
情報をｂつことに＜【る。 これら２つの機能は後述する。 コントローラへの情報の帰還がない場合は、約８．２ｎ
＋Ｓの「不動作時間」が続く。不動性「、１間の最後ま
では、次のデータ伝送が生じることはあり得ない。］ン
１へ［１−ラによって送信を試みれば、データは失なわ
れることになる。二Ｊント［Ｊ−ラからの［最初のＬＯ
ＷＪ信号の約１６．３ｍＳの後、５ＹＳＲ３丁信号が回
路１７および１６によって発生される。５ＹＳＲ３丁パ
ルスは約６４μｓ幅で、シフトレジスタ制御ノリツブノ
ロツブ２３、つまり３２ビツトシフトレジスタ３０をク
リアηる。このフリップ７０ツブがリセツ１〜された後
で始めて、ＡＳＩＧは新データストリングを受Ｉｔ取れ
る態勢になる。１６．４１１１３ｆσに１回より高い速
度でＡＳＩＣの書込みがなされないことが小便２である
。 ＝ ２８− ３ＹＳＲ８王パルスを与えるフリップフロップ１７はま
た、ＭＣ６８０５Ｐ２のピン２（ＩＮＴ入力）に直接接
続されるＩＮＴ出力信号を供給する。これは、リアルタ
イムクロックとして用いるコントローラに対する約６０
１＋ｚの妨害である。ＡＳＩＣからＩＮＴ信号は約１６
．４ｍＳ毎に生じかつ常時与えられるべきであって、マ
イクロプロセラυが固有のクロックを有していて、上述
のように△ＳＩＣ発振器によって直接駆動されない場合
は特に重要である。こうして、コントローラとＡＳＩＣ
との間の通信はＩＮＴ信号に同期しなければならない。 全ての送信／受信情報は １６．４ｍＳのウィンドウ内で処理できる。 第２図はＬＡＴＣＨＡ／Ｄ機能がＡＳＩＣＶｌでは得ら
れないことを意味するけれども、この事実は正しいとは
いえない。前述したように、ＡＳＩＣの２つのバージョ
ンは同一の回路を有している。これらは別々の態様で簡
単にパッケージされる。キーボード入力の全部がキーボ
ード機能のために用いられるわけではない場合は、残り
の＝ ２９ − 入力はアナログ入力として用いることができる。 これはこの装置に設計された大ぎな融通性を意味する。 バックライト ＡＳＩＣＶｌは主として１．− ＣＤドライバとして企
図される。出願人の制９１１シスデムに設計されている
現在の液晶表示は透過型である。これらの表示器は、表
示されるべぎセグメン１〜に対する視覚領域における何
らかのバックライティングが必要である。バックライテ
ィングを制ｍ覆るために、ＡＳＩＣは、グーリン１〜ン
接続１ヘランジスタのペースを駆動できる出力（Ｂ Ｃ
Ｌ、 Ｇ Ｔ ）を右している。ＢＣＫＬＧＴ機能は＝
】マント冊（ＣＯＭＭ。 Ｃ０ＭＭ２両方に対して論理Ｉｆ Ｉ Ｉ＋として示さ
れている）を有しており、ＬＣＤラッチに対して既に説
明したのと同じ態様でΔＮＩ）３８１１３よびフリップ
フロップ４５を介して実行される。付加的な特徴は、Ｂ
ＣＫＩ ＧＴ制御（オン・オフ）をキーボード走査の間
にコントローラによって読戻すことができるということ
である。Ｂ ＣＫ Ｌ Ｇ Ｔ ｔｉ（Ｉ御フリップフ
ロップ４５が不注意にも雑音によってトリガされる場合
、＝ｌントロールマイク「】プ［」セックは通常の１．
−ボード走査の間に障害を検出し、イの状態を矯正１す
ることができる。ＢＣＫＬＧＴ制御の作ＷＪまたは停止
は通常、ＬＣＤ状態の変化の間に生じる。このため、Ｂ
ＣＫＬＧＴ制御フリップフロップ４５に対するクロック
端もＯＲグー１〜３３．４０を介して２７出力ラツチグ
ループ３１をり［ｌツクする。こうして２つの関連した
機能が同時にアクセスできる。Ｂ ＣＫ Ｌ Ｇ Ｔ出
力は△ＳＩＣバージョン２では（ワられない。 ビーパ（ＢＥＥＰＥＲ） ビーパ出力はＡ Ｎ Ｄゲート４６を介してラッチ４８
から得られ、それは、ピエゾ富響表示器を作動させるの
に用いられる約２にｌｌｚゲート信号である。ビーパ制
御ビットはデータストリングのビット２７である。通常
、ビーパ作動時間は約２００ＩｌｌＳである。持続時間
は一定でなく、１６．４ｎｌＳ走査速庶の倍数でなけれ
ばならない。 キーボード読出し キーボード走査の間に、！、１１御マイク［１プロセツ
サはデータ転送を開始し、３２ピツ１〜ストリングを送
る。ここで小域なことは、データストリング内の゛′歩
行１″の位置である。デーウス１〜リング内のどット２
７は「歩行Ｊ”１”を与える。開始、停止、コマンドビ
ットも１１−シいフォーマットに合致しなければならな
い。ストリング内の他の全てのビットはゼロにクリアさ
れて、誤ったキービットがコントローラによって受信さ
れｔＫいようにでる。データストリングを受信し、］マ
ントピッ１〜ＣＯＭＭ＝Ｏ１ＣＯＭＭ２＝Ｏをデコード
すると、△ＳＩＣグルーロジックは△ＮＤ３７、フリッ
プフロップ５０およびＡＮＤ５１を介してシフ１〜レジ
スタの最終の２２ステージ４９から Ｓ ）−Ｉ Ｆ ＣＬ Ｋ信号を不可能化する。フリッ
プフロップ５２からのＥ Ｎ Ａ Ｒ信号も１−ＯＷに
なって、ＡＮＤ２１でシリアル入力回路を不可能化にし
、シリアル出力（データ出力）３状態グ一１〜増幅器５
３を使用可能にりる。 シフトレジスタ３０の最初の１０スｊ−ジはなおＳ ｌ
−Ｉ Ｆ ＣＬ Ｋ信号を有する。連続した５ＨＦＣＬ
Ｋ信号について、フリップフロップ５５で始まる歩行″
′１″は１位置だけ右にシフトされる。これによって、
行（１〜４）出力で論理１１１１１が連続的に与えられ
る。キーが押されたとすると、対応でる列入力はＨＩ
Ｇ ｌ−１になる。これは、キー処理によってそのキー
に特有のＣ０Ｌ−コンタクトとＲＯＷ−コンタクトがブ
リッジされるからである。その際、列出力、行入力およ
びＬＯＡ Ｄ信号（ＡＮＤ５６から）の組合わせは、Ａ
ＮＤゲートグループ５７の一要素に特有のものであり、
対応のフリップフロップをシフトレジスタ部４９内のプ
リセットする。たとえば、キーバッドのキー１がキー走
査の間に押された場合、Ｃ０Ｌ−（列）１及びＲＯＷ（
行）１がアクティブになり、ノリツブフロップ５８はＳ
ＴＲ信号によって５ｌ−ＩＦｃＬＫの１／２後にプリセ
ットされることになる。通常、１個だけの７リツプ７０
ツブがキー走査の間にプリセットされるが、１個以上の
キーが押されると、レジスタ４９内の１個以上−３３＝ のフリップフロップが作動されることになる。２０キ一
マトリクス全体を完全に走査するには３個のＳ ＨＦ
ＣＬ Ｋ端が必要なだ（）である。ノリツブフロップ３
５へのＥＯＭ信号に続く第４のＳ ＨＦ ＣＬ Ｋ端で
、Ｓ ＨＦ Ｃｌ−Ｋ信号をＡＮＤ５１を介してＳ Ｈ
Ｆ ＣＬ Ｋシフトレジスタ部４９に対して不可能化に
していたフリップフロップ５０がリセットされる。これ
によってＡＳＩＣがデータを制御マイクロプロ［ツ１）
にシフトアウト（ることができるように／、【る。（マ
イク【コブロセツ勺が最初のデーラス１〜リングを送っ
た後、そのシリアルラインを入力となるよにう回転させ
た。）この時点で、シリアルＩ１０ラインは、シフ１〜
レジスタ４９の最終ステージ５９内の開始ビットによっ
て、６０．０Ｒ６１およびグー１へ５３を介してＬＯＷ
に保持される。 マイクロプロセラ１ノ制御ｌ装盾は、キーボード走査リ
クエストをなした後、約９００μｓ後にシリアルＩ１０
ラインを走査し始める。マイクロプロセッサによって受
信した第１ピツ１〜は、キーボード読取りに対応す。２
０ビツト、バックライト制紳ビット（ＢＣＫＢ ＩＴ）
の状態および２個のス１〜ツブビットが続く開始ビット
である。ＡＳＩＣによって送られた停止ビットの状態は
マイクロプロセッサによって送られたものとは反対であ
る。 その理由は、第１の停止ビットはレジスタを介して歩進
された歩行ＩＩ １１１で、第２の停止ビットは１０Ａ
Ｄ ＫＥＹＢＯ△ＲＤコマンドにおけるＣ０ＭＭビッ
トからのゼロであるからである。 どのキーが押されたかを判別づ′るためには、コントロ
ールマイクロプロセッサはキープレスによって発生した
１１１１＋の位置を決定する内部カウンタが必要なだけ
である。 キー走査は通常のデータ送信Ｊ：り時間がかかるけれど
も、１６．ｌｎＳデータ窓全体が必要なわけではない。 キー走査の終了後、０Ｒ１６を介してフリップフロップ
１７で５ＹＳＲ３Ｔを発生し、次の通ず３シーケンスに
対してそれ自身の準備をする。送信１受信シーケンスに
よって要求される時間の長さのために、その通信は６０
Ｈｚ ＴＮＴ出力と同期することが避けられｌｔ７い
。このようにして、マイクロプロセラ１ノータイミング
（発振器回路１０と結合していない発振器を用いた場合
）はほとんど妨害を受け７７い。 キーバッドモニタリング番まかなり速いベースでなされ
ることが意図される（６０〜１００１１１Ｓ毎に少なく
とも一回）。このことから、マイクロプロセッサ実行時
間の少なくとも１０〜１５％がキーバッドを処理するこ
とに用いられることがわかる。 Ａ／Ｄ変換 ＡＳＩＣの特徴の１つはＡ／Ｄ変換の基本的形式の実行
機能にある。Ａ／Ｄ変換器は、端子（ＣＡＰＩＮ）にあ
る外部容量と各入力（ＣＨ１〜６）にある外部抵抗によ
って形成されたＲＣ回路の原理で動作する。ｍＵ測測定
ために用いられる外部抵抗は通常、負の温度係数をもっ
た１ノー−ミスタである。 本来的に、Ａ／ｒ）回路は可変抵抗を用いてディジタル
変換のためにアナログ値（電圧）を与える。 負の入力比較器６５はＲＣノードに接続される。 作動されると、比較器の出力は、ノード６６で有効なＲ
Ｃ回路の値によって決定された時間、すなわち抵抗値に
よって変化する時間の後出力パルスを発生する。６個の
アナログ入力が存在し、その１つは較正入力でなければ
ならない。用いられる抵抗器は５に〜５０にΩの範囲で
変化する。 Ａ／Ｄ機能は主にＡＳＩＣバージョン２に対して企図さ
れる。しかし、少なくとも２人力は自由で、Ｌ ＣＤド
ライバの全部が用いられない場合はバージョン１でも得
られる。 △／Ｄ要求のために生じる事象の通常のシーケンスは次
のとおりである。チャンネルはＡ〜Ｆ選択ラインの１つ
を作動させることによって選択される。出力ラッチ３１
が用いられているという事実のために、通常、ピッ１〜
Ｏ〜１２出力が変化しないままであることが重要である
。というのは、これらは、中断されてはならないファン
、モータ、バルブ等のような要素に対して用いられるか
らである。マイクロプロセッサがＡ／Ｄ選択コマンド５
ｎを含む３２ビツト「送信］ストリングを完了した後、
そのＩ１０ビンを反転し、帰還パルスの長さを決定させ
るために内部カウンタのカラン１へを開始させる。コマ
ンド語はＡＳＩＣによってデコードされ、アナログゲー
ト６７を不能化にし、ＣＡＰＭＮ入力を接地する。ノリ
ツブフロップ６３のＦＮＡＢ２信号はＡＮＤゲートチャ
ンネルセレクタグループ６９を作ｖｊさせる。ＥＮＡＢ
２信号は各アナログヂＡ７ンネルスイツヂ７１が作動で
きるようにＡＮＤグループ７０を作動さぼる。回路の性
質のために、アリ［１グスイツチ７１のパＡン″抵抗が
約２５００を越えないことが重要である。チャンネルに
対１−るデータビットを含むラッチグループ３１にお【
」る各フリップフロップ７５〜８０から得られる選択端
子Δ〜Ｆの入力を切換えることによって上記チャンネル
が作動されると、比較器６５の負入力の電圧は、ＶＤＤ
に接続された各外部抵抗によってＶ Ｉ〕Ｄへ向かって
充電されつつある外部容量のために土貸し始める。 負入力の電圧がＶ ｌ） Ｄの２／３に達すると、比較
器６５の出力は切換えられる。制御Ｉ′？イクロプロセ
ツサは立下り端を見て、内部カウンタを停止させて等価
的なディジタル値を決定する。Δ／Ｄシーケンスが完了
した後、ＡＳＩＣは Ｓ Ｙ Ｓ ＲＳ Ｔを発生し、次のシーケンスのため
に装置をリセットする。 比較器によって発生した出力パルスの幅は、通常、５０
０μｓへ・６−８である。データ転送を容易にするため
に、Ａ／Ｄヂャンネルはデータの１バイトの境界内に置
かれる。第８図は典型的なＡ／Ｄ読出しを示す。
図面用１−Ａ図（１）〜（４）ないし第１−０図は、キ
ーボード・センサ入力、および液晶表示、音響応答ピー
バモニタ用のドライブを与える、本発明の新規なＡＳｒ
Ｃ装置の実施例の概略回路図を示す。 第２図は新規なＡＳＩＣの第１の好適実施例のピン指示
を示す。 第３図はＡＳＩＣの第２の好適実施例のピン指示を示す
。 第４図は第１−へ図ないし第１−０図の装置のリセット
タイミングの波形図である。 第５図は第１−へ図ないし第１−０図の装置のシステム
タイミングの波形の訂細を示寸。 第６図は第１−Ａ図ないし第１−０図の装置とともに用
いるデータフォーマツ１への分析結束を、コマンドビッ
ト真理値表とともに示り。 第７図は第１−Ａ図ないし第１−０図の装置の典型的な
送受信およびそれに関連したタイミング波形を示す。 第８図は第１−へ図ないし第１−０図の回路によって与
えられた典型的なアブ［１グ／ディジタル読出し、およ
びこれらの状態における関連した機能波形を示す。 １・・・ヒステリシス増幅器、２・・・電源レベルセン
サ、３・・・ＯＲゲート、１０・・・内部発振器、１１
・・・共振器、１５．１６・・・ＯＲゲート、１７・・
・フリップ７０ツブ、２０・・・内部プルアップレジス
タ、２１・・・ＡＮＤゲート、２３・・・シフトレジス
タリセット制御フリップフロップ、２４・・・クロッフ
リセラ１− ｉｌｌ １０フリツプ７０ツブ、２５・・
・３ステージシフトレジスタ、３０・・・シフトレジス
タ、３Ｐ・・・ラッチ’／ ルーフ、３５−Ｖ Ａ Ｌ
Ｉ Ｄ Ｍ ＠ ７１Ｊ ”／プ７［］ツブ、３６〜
３９・・・グルーロジックコマンド回路、４１・・・Ｏ
Ｒゲート、４５・・・フリップ７０ツブ。
ーボード・センサ入力、および液晶表示、音響応答ピー
バモニタ用のドライブを与える、本発明の新規なＡＳｒ
Ｃ装置の実施例の概略回路図を示す。 第２図は新規なＡＳＩＣの第１の好適実施例のピン指示
を示す。 第３図はＡＳＩＣの第２の好適実施例のピン指示を示す
。 第４図は第１−へ図ないし第１−０図の装置のリセット
タイミングの波形図である。 第５図は第１−へ図ないし第１−０図の装置のシステム
タイミングの波形の訂細を示寸。 第６図は第１−Ａ図ないし第１−０図の装置とともに用
いるデータフォーマツ１への分析結束を、コマンドビッ
ト真理値表とともに示り。 第７図は第１−Ａ図ないし第１−０図の装置の典型的な
送受信およびそれに関連したタイミング波形を示す。 第８図は第１−へ図ないし第１−０図の回路によって与
えられた典型的なアブ［１グ／ディジタル読出し、およ
びこれらの状態における関連した機能波形を示す。 １・・・ヒステリシス増幅器、２・・・電源レベルセン
サ、３・・・ＯＲゲート、１０・・・内部発振器、１１
・・・共振器、１５．１６・・・ＯＲゲート、１７・・
・フリップ７０ツブ、２０・・・内部プルアップレジス
タ、２１・・・ＡＮＤゲート、２３・・・シフトレジス
タリセット制御フリップフロップ、２４・・・クロッフ
リセラ１− ｉｌｌ １０フリツプ７０ツブ、２５・・
・３ステージシフトレジスタ、３０・・・シフトレジス
タ、３Ｐ・・・ラッチ’／ ルーフ、３５−Ｖ Ａ Ｌ
Ｉ Ｄ Ｍ ＠ ７１Ｊ ”／プ７［］ツブ、３６〜
３９・・・グルーロジックコマンド回路、４１・・・Ｏ
Ｒゲート、４５・・・フリップ７０ツブ。
Claims (15)
- （１）シリアルデータ送信及び受信装置に協力する集積
回路であつて： 前記送信及び受信装置とデータ路を通じて接続する端子
、 前記端子からデータを直列的に受信し、かつ、そこへデ
ータを直列的に送信するレジスタ装置、前記レジスタ装
置で受信したデータを記憶する装置、 前記端子に引続いてデータを送信するためにデータを前
記レジスタ装置に送信する装置、 前記端子から直列的に受信したデータに同期して前記レ
ジスタ装置を歩進させ、そのレジスタ装置内のデータを
前記端子に直列的に送信するときに所定の速度で前記レ
ジスタ装置を歩進させるために、そのレジスタ装置用の
シフトクロック信号を発生するタイミング発振器装置、 前記レジスタ装置の所定の位置における開始停止ビット
データの存在を検出し、前記端子で受信したデータフレ
ーズを画定する確認装置、 前記データフレーズのコマンドビットデータを検出する
装置、および 前記確認装置の同時出力および前記コマンドビットデー
タ検出装置の出力に応答して、前記コマンドビットデー
タに一致して前記データ記憶装置および前記レジスタ装
置をスイッチする装置、を備えて成ることを特徴とする
前記集積回路。 - （２）データ伝送路によつて結合された一対のデータ処
理局を有し、かつ、該データ処理局の１つ（第１局）に
呼掛け及びデータ受信装置を有するシステスムであつて
：他のデータ処理局（第２局）には、 前記第１局からデータを直列的に受信し、かつ、そこへ
データを直列的に送信するレジスタ装置、前記レジスタ
装置で受信したデータを記憶する装置、 後続のデータ送信のためにデータを前記レジスタ装置に
送信する装置、 前記第２局に対してタイミング機能を与え、前記第１局
からのデータフローとそこでのデータ受信機能を同期さ
せるタイミング発振器装置にして、前記第１局から直列
的に受信したデータと同期して前記レジスタ装置を歩進
させるために、また前記第１局でのデータ受信機能に同
期して前記レジスタ装置を歩進させるために前記レジス
タ用のシフトクロック信号を発生する前記タイミング発
振器装置、 前記レジスタ装置の所定の位置における開始停止ビット
データの存在を検出し、前記端子で受信したデータフレ
ーズを画定するデータ確認装置、前記データフレーズの
コマンドビットデータを検出する装置、および 前記確認装置の同時出力および前記コマンドビットデー
タ検出装置の出力に応答して、前記コマンドビットデー
タに一致して前記データ記憶装置および前記レジスタ装
置をスイッチする装置、を備えることを特徴とする前記
システム。 - （３）特許請求の範囲第２項に記載されたシステムにお
いて、前記第２局には前記データ送信装置用の入力装置
を有し、前記同時応答装置は前記送信装置および前記入
力装置を作動させる前記システム。 - （４）特許請求の範囲第２項または第３項に記載された
システムにおいて、前記同時応答装置に応答して前記第
２局のデータ端子装置をスイッチしてデータを前記レジ
スタ装置に入出力させる出力端子を与える、前記第２の
局にある装置をさらに有することを特徴とする前記シス
テム。 - （５）特許請求の範囲第２項または第３項に記載された
システムにおいて、前記第１局は、前記シフトクロック
信号によつて前記レジスタ装置の一部を順次通過させる
前記フレーズ内のデータビットを与え、それによつて前
記データビットは第２局入力装置からの個々の入力をそ
れぞれ呼び掛け、前記レジスタ装置のそれぞれのステー
ジに送られることを特徴とする前記システム。 - （６）特許請求の範囲第１項〜第５項のいずれか１つに
記載されたシステムにおいて、前記第１局から前記レジ
スタ装置において受信したそれぞれのデータビットを記
憶し、第２局にある複数個のアナログスイッチを制御す
る選択ラッチ装置、前記アナログスイッチの少なくとも
１つに接続され、測定された値に対応する幅のタイミン
グパルスを発生するセンサ装置を含み、前記同時応答装
置は出力として前記タイミングパルスを第１局に導くよ
うになつていることを特徴とする前記システム。 - （７）データ送信路によつて結合された一対のデータ処
理局を含み、それの第１局にある呼掛け、データ受信装
置を含むシステムにおいて：データ処理局の前記第２局
には、 前記第１局からのシリアルデータを受信するレジスタ装
置、 前記レジスタ装置において受信したデータを記憶するラ
ッチ装置、 前記第２局装置に対してタイミング機能を与え、第１局
からのデータフローとそこでのデータ受信機能を同期さ
せるタイミング発振器装置にして、第１局から受信した
データビット・ストリームに同期して前記レジスタ装置
を歩進させるために前記レジスタ装置に対してシフトク
ロック信号を発生するタイミング発振器装置、 開始停止ビットデータの存在を検出し、前記レジスタ装
置の所定の位置に前記ストリームを画定する確認装置、 前記ストリームにおけるコマンドビットを検出する装置
、 前記確認装置の出力および検出されたコマンドビットデ
ータに応答して、前記レジスタ装置において受信したデ
ータを記憶する前記ラッチ装置をスイッチする装置、お
よび 前記ラッチ装置に応答して第２の局の出力装置を駆動す
る装置、 を備えて成ること、を特徴とする前記システム。 - （８）特許請求の範囲第７項に記載されたシステムにお
いて、前記第１局からの入力に関係なく前記レジスタ装
置をローディングする前記第２局の入力装置、および前
記確認装置から前記レジスタ装置において受信した検出
されたコマンドビットデータに応答して、前記レジスタ
装置を作動させて前記第２局の入力装置からの入力を受
信する装置、を前記第２局に備えることを特徴とする前
記システム。 - （９）特許請求の範囲第７項または第８項に記載された
システムにおいて、前記確認装置および前記第１局から
前記データレジスタ装置において受信した検出コマンド
ビットデータに応答して、前記レジスタ装置に置かれた
データを送信するために前記第２局を、前記第１局に至
るデータ路を介して前記第２局入力装置によつて調整す
る装置をさらに含むことを特徴とする前記装置。 - （１０）特許請求の範囲第７項または第８項に記載され
たシステムにおいて、前記第１局は、前記シフトクロッ
ク信号によつて前記レジスタ装置の一部を順次通過させ
る前記シリアルデータ内のデータビットを与え、それに
よつて前記データビットは第２局入力装置からの個々の
入力をそれぞれ呼び掛け、前記レジスタ装置のそれぞれ
のステージにロードされることを特徴とする前記システ
ム。 - （１１）特許請求の範囲第７項または第８項に記載され
たシステムにおいて、前記シリアルデータから前記レジ
スタ装置において受信したそれぞれのデータビットを記
憶し、前記第２局にある個々のアナログスイッチを制御
する選択ラッチ装置、前記個々のアナログスイッチに接
続され、測定された値に対応する幅のタイミングパルス
を発生する装置、および前記確認装置、検出コマンドビ
ットデータに応答し、前記タイミングパルスを出力とし
て前記第１局に送信する装置、を含むことを特徴とする
前記システム。 - （１２）特許請求の範囲第２項ないし第１１項のいずれ
か１つに記載されたシステムにおいて：前記データ路の
電圧レベルに感応し、そのレベルにある期間に続く前記
レベルのシフトに変化なしに応答する装置は、 最初に前記レベルシフトによつてスイッチされ、次に最
初のレベルへの変化によつてさらにスイッチされる第１
の２安定装置、 第１の２安定装置の第１のスイッチングに応答する第２
の２安定装置、および 第１の２安定装置の後続の全てのスイッチング、および
前記第２の２安定装置のスイッチングに対して所定の期
間の間、前記第２の２安定装置のリセットを防止し、前
記タイミング発振器装置によつてタイミング機能を同期
させるためクロックリセットパルスを発生する遅延装置
、を含むことを特徴とする前記システム。 - （１３）シフトレジスタ、 そのシフトレジスタを複数個の動作状態に調整するモー
ド制御装置、 局所データ発生装置、 シリアルデータの受信、送信用の端子、 その端子から前記シフトレジスタによつて受信したデー
タのその後の利用のための記憶装置、前記端子からシリ
アルデータを受信し、また前記局所データ発生装置から
局所データを受信するため交互に前記シフトレジスタを
調整する前記モード制御装置、 前記局所データを前記端子に直列的に調整する前記モー
ド制御装置、および 前記端子で受信された選択シリアルデータに応答し、前
記モード制御装置を作動させる装置、を備えて成ること
を特徴とする回路。 - （１４）特許請求の範囲第１３項に記載された回路であ
つて、前記端子から受信したシリアルデータは固有デー
タビットを含み、シフトクロック装置は前記データビッ
トを連続的に移動させ、前記局所データ発生装置用のゲ
ート装置を作動させ、前記シフトレジスタのそれぞれの
選択ステージに局所発生データを連続的に送るようにな
つている前記回路。 - （１５）特許請求の範囲第１３項に記載された回路であ
つて、前記局所データ発生装置は、選択された問題点か
ら電荷が選択値に達するときの第２の時点までの時間に
依存する幅のパルスを発生する電荷応答装置を含むこと
を特徴とする前記回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000515108A CA1265255A (en) | 1986-07-31 | 1986-07-31 | Application specific integrated circuit |
| CA515108 | 1986-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399655A true JPS6399655A (ja) | 1988-04-30 |
Family
ID=4133665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62191485A Pending JPS6399655A (ja) | 1986-07-31 | 1987-07-30 | 特定用途の集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4816823A (ja) |
| EP (1) | EP0257776A3 (ja) |
| JP (1) | JPS6399655A (ja) |
| KR (1) | KR880002082A (ja) |
| CA (1) | CA1265255A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0325077B1 (en) * | 1988-01-22 | 1992-09-09 | International Business Machines Corporation | Scanner interface for the line adapters of a communication controller |
| DE68928543T2 (de) * | 1988-10-06 | 1998-04-23 | Gpt Ltd | Asynchrone Zeitvielfachvermittlungsanordnung und Verfahren zum Betrieb der Anordnung |
| US5113398A (en) * | 1989-06-01 | 1992-05-12 | Shackleton System Drives Corporation | Self-healing data network and network node controller |
| US5181201A (en) * | 1990-02-07 | 1993-01-19 | General Dynamics Land Systems Inc. | Interface chip device |
| US5262625A (en) * | 1991-11-15 | 1993-11-16 | Ncr Corporation | Multiple bar code decoding system and method |
| FR2690766B1 (fr) * | 1992-04-30 | 1994-07-01 | Sgs Thomson Microelectronics | Interface programmable notamment pour la commande d'installations domestiques. |
| WO1993022857A1 (en) * | 1992-05-04 | 1993-11-11 | Ford Motor Company Limited | Slave bus controller circuit for class a motor vehicle data communications |
| FR2704663B1 (fr) * | 1993-04-29 | 1995-06-23 | Sgs Thomson Microelectronics | Procédé et dispositif de détermination de la composition d'un circuit intégré. |
| US5475621A (en) * | 1993-12-09 | 1995-12-12 | Pitney Bowes Inc. | Dual mode timer-counter |
| US5471608A (en) * | 1993-12-09 | 1995-11-28 | Pitney Bowes Inc. | Dynamically programmable timer-counter having enable mode for timer data load and monitoring circuit to allow enable mode only upon time-out |
| US5552991A (en) * | 1993-12-09 | 1996-09-03 | Pitney Bowes Inc. | Control system for an electronic pastage meter having a programmable application specific intergrated circuit |
| US5483458A (en) * | 1993-12-09 | 1996-01-09 | Pitney Bowes Inc. | Programmable clock module for postage metering control system |
| US5793656A (en) * | 1994-06-30 | 1998-08-11 | Hughes Electronics Corporation | Application-specific integrated circuits having programming functions |
| US5696685A (en) * | 1994-07-06 | 1997-12-09 | Pitney Bowes Inc. | Control system for an electronic postage meter having a programmable print head controller |
| KR100324734B1 (ko) * | 1995-08-04 | 2002-08-24 | 엘지전자주식회사 | 비트패턴검출장치 |
| US6792212B1 (en) * | 1997-06-17 | 2004-09-14 | The Boeing Company | Spacecraft data acquisition and distribution interface |
| US20040207864A1 (en) * | 2003-04-18 | 2004-10-21 | Combs Steven Donald | Method for operating a printer and method for operating a printer controller |
| TWM305902U (en) * | 2006-07-25 | 2007-02-01 | Fortune Semiconductor Corp | IC for facilitating to realize self-calibration, and its measuring device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130883A (en) * | 1975-10-14 | 1978-12-19 | Bethlehem Steel Corporation | Data communication system having bidirectional station interfaces |
| JPS5333546A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Communication control unit |
| US4614944A (en) * | 1982-09-30 | 1986-09-30 | Teleplex Corporation | Telemetry system for distributed equipment controls and equipment monitors |
| GB8304950D0 (en) * | 1983-02-22 | 1983-03-23 | Int Computers Ltd | Data communication systems |
| NL8503476A (nl) * | 1985-12-18 | 1987-07-16 | Philips Nv | Bussysteem. |
| CA1249886A (en) * | 1986-05-02 | 1989-02-07 | Claude J. Champagne | Method of duplex data transmission using a send-and- wait protocol |
-
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