JPH0546365Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はシリアルデジタルデータを受信するデ
ータ受信回路に関する。

〔従来の技術〕 かかるシリアルデータ受信回路は従来第４図の
如く構成されている。図において、シリアルデー
タData及び該データの整数倍（例えば16倍）の
周波数を有する駆動クロツクRCKはデータサン
プル回路１９に入力され、その出力がシフトレジ
スタ６のシリアル入力SI、スタートビツト確認回
路１７及びパリテイチエツク回路１３に入力され
る。また前記駆動クロツクRCKによりクロツク
発生回路１２、ストツプビツト確認回路１８及び
ラツチパルス発生回路１４が駆動される。クロツ
ク発生回路１２よりのクロツクはカウンタ１６に
入力され、該カウンタ１６により作られるシフト
クロツクSCKがシフトレジスタ６のクロツク入
力CKに入力される。またパリテイチエツク回路
１３及びストツプビツト確認回路１８にもカウン
タ１６で作られるそれ用のクロツクPCKが入力
される。また該クロツクはスタートビツト確認回
路１７に入力される。更にラツチパルス発生回路
１４よりの初期化パルスFendがカウンタ１６、
パリテイチエツク回路１３、及びスタートビツト
確認回路１７に入力されると共に、該ラツチパル
ス発生回路１４はパリテイチエツク回路１３とス
トツプビツト確認回路１８の出力によりラツチパ
ルスLatchを出力しラツチ回路７のイネーブル入
力ENに入力される。

かかる構成において、その動作を第５図ａ乃至
ｅのタイミングチヤートと共に説明する。シリア
ルデータDataは同図ａの如く、リセツトがかけ
られているときはＨレベルであり、１フレームの
データはＬレベルのスタートビツトより開始さ
れ、１〜８のデータビツトと、パリテイビツトＰ
と、Ｈレベルのストツプビツトにより構成され
る。まずリセツト信号Resetにより各部がリセツ
トした後、同図ａのシリアルデータDataがＨレ
ベルからＬレベルに変化すると、データサンプル
回路１９の出力がスタートビツト確認回路１７に
入力され、Ｌレベルのスタートビツトが検出され
て同期がとられる。この確認回路１７がスタート
ビツトを確認すると、出力を発生し、クロツク発
生回路１２が駆動されてカウンタ１６を介して同
図ｂのシフトクロツクSCKを発生する。シフト
クロツクSCKの第１クロツクがスタートビツト
確認回路１７に入力されＬレベルの状態であるこ
とを検出すると、引き続きクロツク発生回路１２
はカウンタ１６を介して第２クロツク以降が出力
される。一方、シリアルデータDataはシフトレ
ジスタ（８ビツト）６に入力されているから、こ
のデータをシフトクロツクSCKにて順次MSBか
らLSBにシフトする。と同時にカウンタ１６で
作られるクロツクPCKによつてパリテイチエツ
ク回路にもシリアルデータを取り込む。該シリア
ルデータのデータビツトは８ビツトであるから、
シフトクロツクSCKが第９クロツクにてシフト
レジスタ６のMSBからLSBまでセツトされる。
PCKの第11パルスでストツプビツトの確認とス
トツプビツトを含めてのパリテイチエツクを行な
う。パリテイチエツクとストツプビツトの確認の
結果、正常データであれば、ラツチパルス発生回
路１４より第５図ｅの如くPCKの第11パルス時
にラツチパルスLatchを出力し、シフトレジスタ
６のデータをラツチ回路７にラツチする。また同
じタイミングで初期化パルスFendを出力し、パ
リテイチエツク回路１３、カウンタ１６、スター
トビツト確認回路１７を初期化する。

〔考案が解決しようとする課題〕

かかる従来の構成にあつては、例えば第４図に
おいてデータビツトをシフトレジスタ６に取込む
ためにカウンタ１６はシフトクロツクSCKを
「９」カウントし、更にパリテイチエツクとスト
ツプビツト確認するために「11」をカウントする
必要があり、４ビツトのカウンタ１６を必要とす
る。また、シフトクロツクSCKのカウント値が
「９」乃至「11」のときにパリテイチエツクやス
トツプビツト確認を行なうための各種制御回路が
必要となり回路が複雑となる。

そこで本考案の目的は、カウンタや制御回路等
を必要としない回路構成の簡単なデータ受信回路
を提供するものである。

〔課題を解決するための手段〕

上記課題を解決するための本考案の構成はリセ
ツト信号により駆動されると共にスタートビツト
により初期化され再駆動されるクロツク発生回路
と、少なくともスタートビツトとシリアルデジタ
ルデータのビツト数を有し初期化状態において前
記スタートビツトのデータ極性と逆極性のデータ
がセツトされ前記クロツク発生回路からのクロツ
クによりMSBからLSBまで順次前記デイユーテ
イ設定データを入力するシフトレジと、該シフト
レジスタの出力をラツチするラツチ回路を備え、
前記シフトレジスタのMSBにスタートビツトが
セツトされ前記クロツクにより該スタートビツト
がLSBにシフトされたことを検出し、このMSB
からLSBまでの期間中にシフトレジスタに入力
されるデータを受信データとして検出するように
したものである。

また同様の目的でスタートビツトより開始する
シリアルデジタルデータを受信するデータ受信回
路が、リセツト信号により駆動されると共に前記
スタートビツトにより初期化され再駆動されるク
ロツク発生回路と、少なく共前記スタートビツト
とシリアルデジタルデータのビツト数を有し初期
化状態において前記スタートビツトのデータ極性
と逆極性のデータがセツトされ前記クロツク発生
回路からのクロツクによりMSBからLSBまで順
次前記スタートビツト及びシリアルデジタルデー
タを入力するシフトレジスタと、該シフトレジス
タの出力をラツチするラツチ回路とを備え、前記
シフトレジスタのMSBにスタートビツトがセツ
トされ前記クロツクにより該スタートビツトが
LSBにシフトされたことを検出し、このMSBか
らLSBまでの期間中にシフトレジスタに入力さ
れるデータを前記シリアルデジタルデータとして
検出するようにしたものである。

〔作用〕

上記構成において、クロツク発生回路からのシ
フトクロツクSCKによりシリアルデータガシフ
トレジスタに順次入力されるが、スタートビツト
以前のデータは初期化状態におけるシフトレジス
タにセツトされたデータと等しい。従つてシフト
レジスタの状態は変化しない。一方スタートビツ
トがシフトレジスタのMSBに入力されると、前
記シフトレジスタSCKによつて順次シフトされ、
LSBにセツトされるとシフトレジスタにはシリ
アルデジタルデータがセツトされる。そこで
LSBの内容が初期化状態からスタートビツトの
データに変化したことを検出し、シフトレジスタ
のシリアルデジタルデータをラツチ回路に出力す
る。

〔実施例〕

以下本考案の実施例を図面と共に説明する。第
１図において第４図と同一部分は同一符号を付記
する。シリアルデータDataと駆動クロツクRCK
はデータエツジ検出回路１５に入力され、この内
データDataはシフトレジスタ６に入力され、こ
れを反転したデータがパリテイチエツク回路１３
に入力される。該シフトレジスタ６はデユーテイ
決定データの１フレーム分（11ビツト）とする。
またデータエツジ検出信号がクロツク発生回路１
２に入力され、シフトクロツクSCKがシフトレ
ジスタ６のクロツク入力CK及びパリテイチエツ
ク回路１３に入力される。ラツチパルス発生回路
１４にはシフトレジスタ６よりのMSBとLSBの
データ及びパリテイチエツク回路１３の出力が入
力され、ラツチパルスLatchをラツチ回路７に出
力し、初期化パルスFendをシフトレジスタ６と
パリテイチエツク回路１３に出力する。

かかる構成において、その動作を第２図ａ乃至
ｄのタイミングチヤート及び第３図のシフトレジ
スタ６の状態図と共に説明する。クロツク発生回
路１２は同図ｂの如くリセツト信号Resetにより
駆動され、シフトクロツクSCKを出力する。該
シフトクロツクSCKはデータエツジ検出回路１
５よりシリアルデータDataがＨレベルからＬレ
ベルに変化したときに初期化され再駆動する。ま
たシフトレジスタ６はリセツト信号Reset及び初
期化パルスFendによつて初期化され、この初期
化状態においてMSB〜LSBにはスタートビツト
の極性と逆極性のデータ（Ｈレベル）がセツトさ
れている。従つて、スタートビツトが検出される
以前の期間Ｔにおいても、シフトクロツクSCK
が出力されているために、シフトレジスタにシリ
アルデータDataが入力され取り込まれるが、こ
の期間ＴではデータDataはシフトレジスタ６に
セツトされているデータと同様にＨレベルである
から、シフトレジスタ６の状態は変化しない。次
にデータにエツジが検出されるとクロツク発生回
路１２が初期化され、第３図に示す如く初期化後
の第１パルスにてスタートビツトのＬレベルデー
タをシフトレジスタ６のMSBにセツトする。以
下第２パルス以降第９パルスまででデータビツト
が取り込まれると共に、スタートビツトが順次
MSBからLSBに向つてシフトする。そして第11
パルスによつてスタートビツトがLSBにセツト
され、シフトレジスタ６にはスタートビツトから
ストツプビツトまでの１フレーム分のデータ
Dataが取り込まれる。またパリテイチエツク回
路１３はシリアルデータDataの反転データ
が入力される。このとき初期化後スタートビツト
までの期間ＴではシフトクロツクSCKによつて
データが入力されるが、このデータはＬレ
ベルであるので、パリテイチエツク回路１３の初
期値と等しいため状態は変化しない。次にスター
トビツトの反転データ（Ｈレベル）が入力される
と、次のデータから９ビツトのデータ（パリテイ
ビツトまで）をパリテイチエツクの対象データと
して扱い、パリテイチエツクを行なう。

以上よりシフトレジスタ６のLSBがＨレベル
からＬレベルに変化したときに、そのときのパリ
テイチエツクの結果とMSBのデータ、即ちスト
ツプビツトのＨレベルデータを確認し、第２図
ｃ，ｄの如く、ラツチパルスLatch及び初期化パ
ルスFendを出力し、シフトレジスタ６の第２ビ
ツト乃至第９ビツトにセツトされた８ビツトのデ
ータビツトのデータをラツチする。またシフトレ
ジスタ６を初期化して全ての桁にＨレベルのデー
タをセツトし、パリテイチエツク回路１３を初期
化する。

上記構成によれば、シフトレジスタをシリアル
データの１フレームのビツト数にし、LSBがス
タートビツトになつたことを検出し、シフトレジ
スタのデータ取込みを終了せしめる。即ち、シフ
トレジスタがシフトクロツクSCKをカウントす
ることにより第４図のカウンタ１６、スタートビ
ツト及びストツプビツト確認回路１７，１８の機
能を行なう。またパリテイチエツク回路１３とシ
フトレジスタ６の駆動クロツクを共用化すること
ができる。更にクロツク発生回路１２はシリアル
データDataのデータエツジを検出することによ
り初期化するので、データの途中で同期をとるこ
とができる。

〔効果〕

以上の如く本考案によれば、データ受信回路を
簡略化して構成することができると共に、データ
の途中で同期をとることができる。

【図面の簡単な説明】

第１図は本考案のデータ受信回路の実施例を示
すブロツク図、第２図は第１図の各部波形を示す
タイミングチヤート、第３図は第１図のシフトレ
ジスタの状態を示す図、第４図は従来のデータ受
信回路を示すブロツク図、第５図は第４図の各部
波形を示すタイミングチヤート、 ６……シフトレジスタ、７……ラツチ回路、１
２……クロツク発生回路、１３……パリテイチエ
ツク回路、１４……ラツチパルス発生回路。

Claims (1)

1. 【実用新案登録請求の範囲】 スタートビツトより開始するシリアルデジタル
   データを受信するデータ受信回路において、 リセツト信号により駆動されると共に前記スタ
   ートビツトにより初期化され再駆動されるクロツ
   ク発生回路と、 少なく共前記スタートビツトとシリアルデジタ
   ルデータのビツト数を有し初期化状態において前
   記スタートビツトのデータ極性と逆極性のデータ
   がセツトされ前記クロツク発生回路からのクロツ
   クによりMSBからLSBまで順次前記スタートビ
   ツト及びシリアルデジタルデータを入力するシフ
   トレジスタと、 該シフトレジスタの出力をラツチするラツチ回
   路とを備え、 前記シフトレジスタのMSBにスタートビツト
   がセツトされ前記クロツクにより該スタートビツ
   トがLSBにシフトされたことを検出し、この
   MSBからLSBまでの期間中にシフトレジスタに
   入力されるデータを前記シリアルデジタルデータ
   として検出するようにした、 ことを特徴とするデータ受信回路。