JPS639974A - プレ−ナ型半導体装置 - Google Patents
プレ−ナ型半導体装置Info
- Publication number
- JPS639974A JPS639974A JP61154361A JP15436186A JPS639974A JP S639974 A JPS639974 A JP S639974A JP 61154361 A JP61154361 A JP 61154361A JP 15436186 A JP15436186 A JP 15436186A JP S639974 A JPS639974 A JP S639974A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- emitter
- base layer
- emitter layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプレーナ型半導体装置に関し、特にブレークオ
ーバーオン電圧を一定としたブレーナ型ＰＮＰＮ素子に
関するものである。
ーバーオン電圧を一定としたブレーナ型ＰＮＰＮ素子に
関するものである。
従来この種のＰＮＰＮ素子にはサイリスタ、トライアッ
ク及びシ嘗ツクレーダイオード等がある。
ク及びシ嘗ツクレーダイオード等がある。
以下サイリスタを代表として説明する。
第３図は従来のプレーナ型サイリスタの一例である。本
構造はＮ型基板にＰ型不純物を選択的に突き抜け拡散を
行いＰ型突き抜け拡散層２を設け、Ｎ型基板層１内に表
面には選択的ＫＰ型ベース層３裏面には全面的にＰ型エ
ミッタ層４１＆：設け、Ｐ型ベース層３内部ＫＮ型エミ
ッタＮ５を設けた後、外部電極取出し用の金属層６及び
表面保護膜７によりサイリスタ構造が構成されている。
構造はＮ型基板にＰ型不純物を選択的に突き抜け拡散を
行いＰ型突き抜け拡散層２を設け、Ｎ型基板層１内に表
面には選択的ＫＰ型ベース層３裏面には全面的にＰ型エ
ミッタ層４１＆：設け、Ｐ型ベース層３内部ＫＮ型エミ
ッタＮ５を設けた後、外部電極取出し用の金属層６及び
表面保護膜７によりサイリスタ構造が構成されている。
本サイリスタの導通モードとしては下記の様なものがあ
る。
る。
■ サイリスタ駆動モードとして一般的なゲート電極８
よシバイアスを印加してＮ！エミッタ層５よシＰ型ベー
ス層３に電子の流入をうながし、Ｐ型代−ス層３及びＮ
型基板層１が順バイアスされる事によシカソード（Ｋ）
−アノード（Ａ）間が導通状態となる動作。
よシバイアスを印加してＮ！エミッタ層５よシＰ型ベー
ス層３に電子の流入をうながし、Ｐ型代−ス層３及びＮ
型基板層１が順バイアスされる事によシカソード（Ｋ）
−アノード（Ａ）間が導通状態となる動作。
■ 順バイアスを印加する事によ多発生したＰＮ接合の
空乏層のうちＰ型ベース層３側の空乏層がＮ型エミッタ
層５に接し、パンチスルーをする事によシ導通ずる動作
。
空乏層のうちＰ型ベース層３側の空乏層がＮ型エミッタ
層５に接し、パンチスルーをする事によシ導通ずる動作
。
■ ■とは逆にＮ型基板層１側の空乏層がＰ型エミッタ
層４に接しパンチスルーをすることにより導通する動作
。
層４に接しパンチスルーをすることにより導通する動作
。
一以上３点の他に電荷の移動度による導通モードもある
が本説明では省く。
が本説明では省く。
従来のプレーナー型サイリスタをブレークオーバーさせ
て使用する形の導通状態について説明する。
て使用する形の導通状態について説明する。
従来のプレーナー型サイリスタは電圧印加してゆくと共
に接合に空乏層が発生する。ブレークダウン電圧は空乏
層形状によシ決定される。現在判荷がゲート電流と同等
の働きをし、Ｎ型エミッタよシＰ型ベース層に電子が注
入され導通するモードである。流入領域’ｒＭ３図に■
■で示す。
に接合に空乏層が発生する。ブレークダウン電圧は空乏
層形状によシ決定される。現在判荷がゲート電流と同等
の働きをし、Ｎ型エミッタよシＰ型ベース層に電子が注
入され導通するモードである。流入領域’ｒＭ３図に■
■で示す。
この様な電界印加によ）動作させる方式においてはブレ
ークダウン電圧が一定でなければ装置全体の設計が不可
能である。ところが従来のプレーナ型サイリスタにおい
てはＰ型ベース層Ｎ型ベース層間耐圧は比較的低濃度な
Ｎ型ベース層の表面に■絶縁膜中の可動電荷のドリフト
、■絶縁膜表面への電極からの電荷の拡がシ、■樹脂レ
ジン中の可動イオンの絶縁膜へのドリフト、■表面空乏
層から絶縁膜中の捕獲準位へのホットエレクトロンの注
入、もしくは■それ以外、等諸メカニズムによ６層型反
転層が形成される為流入領域のよりの電荷注入量が変動
することによシ安定をはかることが出来ない。
ークダウン電圧が一定でなければ装置全体の設計が不可
能である。ところが従来のプレーナ型サイリスタにおい
てはＰ型ベース層Ｎ型ベース層間耐圧は比較的低濃度な
Ｎ型ベース層の表面に■絶縁膜中の可動電荷のドリフト
、■絶縁膜表面への電極からの電荷の拡がシ、■樹脂レ
ジン中の可動イオンの絶縁膜へのドリフト、■表面空乏
層から絶縁膜中の捕獲準位へのホットエレクトロンの注
入、もしくは■それ以外、等諸メカニズムによ６層型反
転層が形成される為流入領域のよりの電荷注入量が変動
することによシ安定をはかることが出来ない。
従ってブレークダウン電圧駆動の応用面、例えばＰＮＰ
Ｎスイッチ（シヲックレーσダイオード等）への展開を
はかることが出来ずＫいた。
Ｎスイッチ（シヲックレーσダイオード等）への展開を
はかることが出来ずＫいた。
本発明のプレーナ型半導体装置は、−導電型のシリコン
基板の表面には選択的に第１のベース層が設けられ、裏
面には選択的もしくは全面に第１のエミッタ層が設けら
れ、前記第１のベース層内周面に第２のエミッタ層が設
けられておシ、該第１のエミッタ層とシリコン基板と第
１のベース層と第２のエミッタ層とは交互に導電型の異
なる４層からなり、突き抜け層と第１のエミッタ層とは
導電型が同じで接続され、表面に露出される突き抜け層
と基板層と第１のベース層との接合面は絶縁膜にて保護
され、第１のエミッタ層及び第２のエミッタ層に電極が
設けられるＰＮＰＮ構造のプレーナ型半導体装置におい
て、第１のベース層を取り囲む形で第１のベース層よシ
深く形成された第２のベース層を有することを特徴とす
る。
基板の表面には選択的に第１のベース層が設けられ、裏
面には選択的もしくは全面に第１のエミッタ層が設けら
れ、前記第１のベース層内周面に第２のエミッタ層が設
けられておシ、該第１のエミッタ層とシリコン基板と第
１のベース層と第２のエミッタ層とは交互に導電型の異
なる４層からなり、突き抜け層と第１のエミッタ層とは
導電型が同じで接続され、表面に露出される突き抜け層
と基板層と第１のベース層との接合面は絶縁膜にて保護
され、第１のエミッタ層及び第２のエミッタ層に電極が
設けられるＰＮＰＮ構造のプレーナ型半導体装置におい
て、第１のベース層を取り囲む形で第１のベース層よシ
深く形成された第２のベース層を有することを特徴とす
る。
第１図は本発明の第１の実施例の断面図である。
Ｎｆｉシリコン基板ＩＣＰ型不純物を選択的に突き抜け
拡散を実施し個々に分離されたＮ型シリコンｆｆ１ｌｌ
−１の表面側よシまず素子の特性コントロール用の第１
のＰ型代−ス層１−３が形成される部分を取シ囲む様に
第２のＰ型代−ス層１−４を形成する。裏面のＰ型エミ
ッタ層１−５はこの時と同時に設けても良い。この第２
のＰ型ベース層１−４は素子の耐圧を安定化させる意味
ではなく、特性エントロール用の第１Ｐベース層１−３
の耐圧よシ十分に高い耐圧を有している。次に特性コン
トロール用の第１のＰベース層１−３を形成しさらにＮ
型エミッタ層１−６を形成したものである。この構造の
サイリスタの特徴は前述の順バイアスを印加することに
よ多発生したＰＮ接合のうちＰ型ベース側の空乏層がＮ
型エミッタに接しパンチスルーをする事によシ導通させ
る事にある。
拡散を実施し個々に分離されたＮ型シリコンｆｆ１ｌｌ
−１の表面側よシまず素子の特性コントロール用の第１
のＰ型代−ス層１−３が形成される部分を取シ囲む様に
第２のＰ型代−ス層１−４を形成する。裏面のＰ型エミ
ッタ層１−５はこの時と同時に設けても良い。この第２
のＰ型ベース層１−４は素子の耐圧を安定化させる意味
ではなく、特性エントロール用の第１Ｐベース層１−３
の耐圧よシ十分に高い耐圧を有している。次に特性コン
トロール用の第１のＰベース層１−３を形成しさらにＮ
型エミッタ層１−６を形成したものである。この構造の
サイリスタの特徴は前述の順バイアスを印加することに
よ多発生したＰＮ接合のうちＰ型ベース側の空乏層がＮ
型エミッタに接しパンチスルーをする事によシ導通させ
る事にある。
従って第２のＰｆｉベース層の耐圧変動によるブレーク
ダウン電圧の変化が生じなくなる。
ダウン電圧の変化が生じなくなる。
第２図は本発明の第２の実施例の断面図である。
これはシ１クレーダイオードに応用したものであシ構成
は第１の実施例と不純物層の構成が全く逆となる。
は第１の実施例と不純物層の構成が全く逆となる。
第１のＮ型ベース層２−３の空乏層がＰ型エミッタ層２
−６に達した後にパンチスルーが生じ、Ｐ型基板層温１
Ｎ製ベース間がブレークダウンをおこす。このブレーク
ダウン電流が大きくなｆｉＮ型エミッタ層２−５、Ｐ型
基板層間を順バイアスする事によシターンオンさせるも
のである。
−６に達した後にパンチスルーが生じ、Ｐ型基板層温１
Ｎ製ベース間がブレークダウンをおこす。このブレーク
ダウン電流が大きくなｆｉＮ型エミッタ層２−５、Ｐ型
基板層間を順バイアスする事によシターンオンさせるも
のである。
従って本構造もブレークダウン電圧を明確に規定出来る
ため第２のＮ型ベース層のブレークダウン電圧をパンチ
スルー電圧よシ大きくすることによりブレークダウン電
圧の安定化をはかることが出来る。
ため第２のＮ型ベース層のブレークダウン電圧をパンチ
スルー電圧よシ大きくすることによりブレークダウン電
圧の安定化をはかることが出来る。
以上説明したように本発明は、プレーナ接合の問題であ
った反転層の形成によるブレークオーバー電圧の変動を
パンチスルーによるブレークオーバー電圧により規定す
ることによシ、プレーナー型サイリスタを電圧駆動を可
能とすることが出来る効果がある。
った反転層の形成によるブレークオーバー電圧の変動を
パンチスルーによるブレークオーバー電圧により規定す
ることによシ、プレーナー型サイリスタを電圧駆動を可
能とすることが出来る効果がある。
第１図は本発明の第１の実施例のプレーナー型サイリス
タの断面図、第２図は本発明の第２の実施例のプレーナ
型シ曹ツクレーダイオードの断面図、第３図は従来のプ
レーナ型サイリスタの断面図である。 １．１−１・・・・・・Ｎ型基板層、２．１−２・・・
・・・Ｐ型突き抜け層、３・・・・・・Ｐ型ベース層、
４．１−５゜２−６・・・・・・Ｐ型エミッタ層、５
、１−６ 、２−５・・・・・・Ｎ型エミッタ層、６
、１−７ 、２−７・・・・・・外部電極取出用金属、
７ 、１−８ 、２−８・・・・・・表面保護層、８．
１−９・−・・・・ゲート電極、９．１−１０゜２−１
０・・・・−・カソード電極、１０．１−１１．２−９
゛・・・・７ノード電極、１−３・・・・・・第１のＰ
型ベース／ｉ、１−４・・・・・・第２のＰＪベース７
ｍｌ、２−１・・・・・・Ｐ型基板層、２−２・・・・
・・Ｎ型突き抜け層、２−３・・・−・・第１のＮ型ベ
ース層、２−４・・・・・・第２のＮ型ベース層。 名２ 閃 躬／Σ
タの断面図、第２図は本発明の第２の実施例のプレーナ
型シ曹ツクレーダイオードの断面図、第３図は従来のプ
レーナ型サイリスタの断面図である。 １．１−１・・・・・・Ｎ型基板層、２．１−２・・・
・・・Ｐ型突き抜け層、３・・・・・・Ｐ型ベース層、
４．１−５゜２−６・・・・・・Ｐ型エミッタ層、５
、１−６ 、２−５・・・・・・Ｎ型エミッタ層、６
、１−７ 、２−７・・・・・・外部電極取出用金属、
７ 、１−８ 、２−８・・・・・・表面保護層、８．
１−９・−・・・・ゲート電極、９．１−１０゜２−１
０・・・・−・カソード電極、１０．１−１１．２−９
゛・・・・７ノード電極、１−３・・・・・・第１のＰ
型ベース／ｉ、１−４・・・・・・第２のＰＪベース７
ｍｌ、２−１・・・・・・Ｐ型基板層、２−２・・・・
・・Ｎ型突き抜け層、２−３・・・−・・第１のＮ型ベ
ース層、２−４・・・・・・第２のＮ型ベース層。 名２ 閃 躬／Σ
Claims (1)
- 一導電型のシリコン基板の表面には選択的に第１のベー
ス層が設けられ、裏面には選択的もしくは全面に第１の
エミッタ層が設けられ、前記第１のベース層内周面に第
２のエミッタ層が設けられており、該第１のエミッタ層
とシリコン基板と第１のベース層と第２のエミッタ層と
は交互に導電型の異なる４層からなり、突き抜け層と第
１のエミッタ層とは導電型が同じで接続され、表面に露
出される突き抜け層と基板層と第１のベース層との接合
面は絶縁膜にて保護され、第１のエミッタ層及び第２の
エミッタ層に電極が設けられるＰＮＰＮ構造のプレーナ
型半導体装置において、第１のベース層を取り囲む形で
第１のベース層より深く形成された第２のベース層を有
することを特徴としたプレーナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154361A JPS639974A (ja) | 1986-06-30 | 1986-06-30 | プレ−ナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154361A JPS639974A (ja) | 1986-06-30 | 1986-06-30 | プレ−ナ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639974A true JPS639974A (ja) | 1988-01-16 |
Family
ID=15582474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154361A Pending JPS639974A (ja) | 1986-06-30 | 1986-06-30 | プレ−ナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072312A (en) * | 1988-03-15 | 1991-12-10 | Siemens Aktiengesellschaft | Thyristor with high positive and negative blocking capability |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50127577A (ja) * | 1974-03-14 | 1975-10-07 | ||
| JPS5745277A (en) * | 1980-08-29 | 1982-03-15 | Mitsubishi Electric Corp | High withstand voltage planar type thyristor |
| JPS57196571A (en) * | 1981-05-28 | 1982-12-02 | Toshiba Corp | Thyristor |
-
1986
- 1986-06-30 JP JP61154361A patent/JPS639974A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50127577A (ja) * | 1974-03-14 | 1975-10-07 | ||
| JPS5745277A (en) * | 1980-08-29 | 1982-03-15 | Mitsubishi Electric Corp | High withstand voltage planar type thyristor |
| JPS57196571A (en) * | 1981-05-28 | 1982-12-02 | Toshiba Corp | Thyristor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072312A (en) * | 1988-03-15 | 1991-12-10 | Siemens Aktiengesellschaft | Thyristor with high positive and negative blocking capability |
| US5077224A (en) * | 1988-03-15 | 1991-12-31 | Siemens Aktiengesellschaft | Thyristor with high positive and negative blocking capability and method for the manufacture thereof |
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