JPS6410079B2

JPS6410079B2 -

Info

Publication number: JPS6410079B2
Application number: JP57094456A
Authority: JP
Inventors: Shigeru Yamada; Koichi Kozuki; Takahiro Koike
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1982-06-02
Filing date: 1982-06-02
Publication date: 1989-02-21
Also published as: US4602544A; JPS58211192A

Description

【発明の詳細な説明】この発明は、電子オルガンやピアノ等の鍵盤楽
器による演奏時のキーデータにより、押鍵ごとの
音高データと符長データを得て、それを記憶・再
生するための演奏データ処理装置に関する。

近年、電子オルガンやピアノのような鍵盤楽器
に演奏データ記憶装置を備え、その記憶データに
基づいて音譜を表示又はプリントしたり、あるい
は自動演奏させたりすることが試みられている。

しかしながら、従来のこの種の装置において
は、演奏データを常に忠実に記憶・再生してい
た。

ところで、例えば第１図ロに示すような楽譜を
演奏する場合、音符と音符の間で僅かな離鍵時間
が生じ、特に同じ音高の音符が続く場合は必ず一
旦離鍵して同一の鍵を再度押鍵することになる。

そのため、この演奏データを忠実に記憶させる
と、第１図イに示すように、音符間の僅かな離鍵
時間を休符として記憶してしまい、その記憶デー
タによつて表示又はプリントされる楽譜は、付必
要な休符がやたらに多いものとなつてしまい、こ
のデータによつて自動演奏する場合にも不自然な
演奏となつてしまうという問題があつた。

この発明は、このような従来の演奏データ記憶
装置における問題を解決し、正しく演奏した時に
通常の楽譜の表記と同様のデータを再現できるよ
うにし、そのデータによつて楽譜を表示又はプリ
ントした時に、不必要な休符が現われないように
することを目的とする。

そのため、この発明は、キーデータによる音高
データと符長データをそれぞれ記憶装置に記憶さ
せる時、あるいは記憶させた後、それぞれ対応す
る連続する２つのデータをチエツクして、前のデ
ータに音高データがあつて後のデータに音高デー
タがない場合、後の符長データが予め設定した符
長より短かければ、その符長データを前の符長デ
ータに加算して前の音高データに対応する符長デ
ータとする符長補正を行うことにより、音符の後
の短かい休符は削除して、その分だけ前の音符を
長くするようにした演奏データ処理装置を提供す
るものである。

以下、添付図面の第２図以降を参照してこの発
明の実施例を説明する。

第２図は、この発明の一実施例としての卓上型
プリンタ付鍵盤電子楽器の外観を示し、本体上面
側に、メロデイ演奏用の右手鍵盤部１Ｒとコード
（chord）演奏用の左手鍵盤部１Ｌとが連続した
鍵盤１と、演奏音発生用のスピーカ２と、楽譜プ
リント用のプリンタ３とを備えている。

そして、鍵盤１とスピーカ２の後方パネル面４
には、移調セレクトつまみ５、マスタボリユーム
６、メロデイメモリ・スイツチ７ａ、メロデイメ
モリ・オフスイツチ７ｂ、メロデイプレイ・スイ
ツチ７ｃ、オートベースコード（「ABC」と略称
する）メモリ・スイツチ８ａ、ABCメモリ・オ
フスイツチ８ｂ、ABCプレイ・スイツチ８ｃ、
ABCボリユーム９、重音付加用のデユエツト・
スイツチ１０、左手鍵盤部１Ｌによる１本指押鍵
でコード演奏ができるようにするためのシングル
フインガコード・スイツチ１１、バリエーシヨ
ン・スイツチ１２、アルペジオボリユーム１３
（最小にすると後述するアルペジオスイツチ１３
Ｓがオフになる）、自動リズム演奏関係のリズム
ボリユーム１４、テンポボリユーム１５、シンク
ロスタート・スイツチ１６、リズム選択用スイツ
チ群１７、音色関係のサステインスイツチ１８と
音色選択用スイツチ群１９、及びパワースイツチ
２０が設けられている。

さらに、プリンタ３の手前側パネル面２１に
は、簡易操作スイツチ２２、プリントのスタンバ
イ・スイツチ２３、スタート／ストツプ・スイツ
チ２４、フラツト入力用スイツチ２５、シヤープ
入力用スイツチ２６、及び開放用釦２７が設けら
れている。

第３図は、このプリンタ付電子鍵盤楽器の回路
構成の概要を示すブロツク回路図であり、この実
施例特有の簡易操作スイツチ２２により、ワンタ
ツチで演奏データ記憶可能状態にするためのスイ
ツチ信号処理回路３０のみを詳細に示している。

３１は楽音形成回路で、鍵盤（キーボード）１
の内部回路により鍵操作に応じて発生するキーデ
ータKDを入力し、音高データとその有無による
押鍵・離鍵のデータにより楽音信号を形成する。
その楽音信号は、ミキシング回路３２を介してア
ンプ３３に入力して増幅され、スピーカ２によつ
て音響に変換される。

３４はこの発明を実施した演奏データ処理装置
であり、鍵盤１からのキーデータKDを入力し
て、その音高データと、キーデータの持続時間に
応じた符長データにより、演奏データを楽譜を構
成する音符と休符等を示すデータとして記憶する
装置であるが、その詳細は後述する。

３５は自動伴奏回路であり、スイツチ信号処理
回路３０の各出力及び、第２図の左手鍵盤部１
Ｌ、ABCボリユーム９、アルペジオボリユーム
１３、リズムボリユーム１４、テンポボリユーム
１５、リズム選択用スイツチ群１７等からの信号
を入力して、コード音信号を選択されたリズムで
自動的に発生し、ミキシング回路３２を介してア
ンプ３３へ出力し、前述の楽音信号（主としてメ
ロデイ音）と共にスピーカ２により音響変換され
る。

３６は、この自動伴奏回路３５からコード名を
示すコードデータを入力して順次記憶するコード
データ記憶回路である。

プリンタ３は、前述の演奏データ処理装置３４
から音高データと符長データ等の楽譜用データを
読出し、コードデータ記憶回路３６からコードデ
ータを読出して、演奏結果を第１図に示すような
五線譜及びそれに対応したコード名（Ｃ、Ｆ等）
として紙にプリントアウトし、楽譜を作成する。

また、第２図の例では設けられていないが、液
晶パターンやLEDを用いた楽譜表示器３７を設
けて、演奏データを楽譜として表示することもで
きる。

３８は自動演奏装置であり、第２図のメロデイ
プレイ・スイツチ７ｃ及びABCプレイ・スイツ
チ８ｃをオンにすると、演奏データ記憶装置３４
から音高データ及び符長データを、コードデータ
記憶回路３６からコードデータを順次読み出して
自動演奏を行う。

３９は発振回路と分周回路からなるクロツク発
生器であり、極めて周波数の高い基準パルスφ₀
と、それを適当に分周したクロツクパルスφ₁及
びそれをさらに２分周したクロツクパルスφ₂を
出力する。

分周器４０は、このクロツク発生器３９からの
クロツクパルスφ₂をさらに分周して、テンポク
ロツクTCL及びそのｎ倍の周期（検知すべき最
小符長に相当する）の符長カウント用パルス
nTCLを出力する。

テンポクロツクTCLは自動伴奏回路３５に入
力してリズムの基準信号となる。その他のクロツ
クパルスφ₀〜φ₂、及びクロツクパルスφ₂をイン
バータINによつて反転させたクロツクパルス₂
は、演奏データ記憶装置３４の各種動作制御に用
いられる。

スイツチ信号処理回路３０は、自己復帰型の簡
易操作スイツチ２２がオンされる毎に出力を反転
するトグル型フリツプ・フロツプ回路（以下「Ｔ
−FF」と称す）４１と、その出力をパルス化
するワンシヨツトマルチ４２、２個のセツト・リ
セツト型フリツプフロツプ（以下「Ｒ−SFF」と
称する）４３，４４、それぞれ一方の入力端子に
インバータを備えたAND回路４５〜４９、OR回
路５０〜５４によつて構成されている。

イニシヤルクリア信号ICは、第２図のパワー
スイツチ２０をオンにした時に短時間ハイレベル
“１”になり、Ｔ−FF４１及びＲ−SFF４３，４
４をリセツトする。

なお、メロデイメモリ・スイツチ７ａ及び
ABCメモリ・スイツチ８ａは、プツシユ釦を押
してオンにするとその状態にロツクされ、それぞ
れオフスイツチ７ｂ，８ｂをオンにした時にロツ
クが解除されてオフする。

シングルフインガコード・スイツチ１１、オー
トアルペジオ・スイツチ１３Ｓ、デユエツトスイ
ツチ１０は、いずれもプツシユオン・プツシユオ
フ型のスイツチである。

従来のこの種の電子楽器において、演奏データ
を記憶させて楽譜をプリントアウトさせるには、
メロデイ演奏のみの場合でも、最少限メロデイメ
モリ・スイツチ７ａをオンした後、第２図のスタ
ンバイスイツチ２３又はスタート／ストツプ・ス
イツチ２４をオンしなければならなかつた。

コード伴奏も行う場合には、さらに、ABCメ
モリ・スイツチ８ａ、シングルフインガコード・
スイツチ１１をそれぞれオンにし、オートアルペ
ジオ・スイツチ１３Ｓ及びデユエツトスイツチ１
０をそれぞれオフにしなければならなかつた。

この実施例においても、上述のようなスイツチ
操作を行えば、メロデイメモリ・スイツチ７ａの
オンにより、OR回路５２の出力が“１”になつ
てＲ−SFF４４がセツトされ、そのＱ出力である
メロデイメモリ信号Mmが“１”になり、ABC
メモリ・スイツチ８ａのオンにより、OR回路５
０の出力が“１”になつてＲ−SFF４３がセツト
され、そのＱ出力であるコードメモリ信号Mcが
“１”になる。

さらにＴ−FF４１はパワーオン時の信号ICに
よつてリセツトされ、そのＱ出力であるイージー
プリント信号EPが“０”になつているから、シ
ングルフインガコード・スイツチ１１のオンによ
りAND回路４７の出力が“１”になり、OR回路
５４の出力信号ａが“１”になる。

シンクロスタート・スイツチ１６のオンにより
信号ｂが“１”になり、オートアルペジオ・スイ
ツチ１３Ｓ及びデユエツトスイツチ１０のオフに
よつて、AND回路４８，４９の各出力信号ｃ，
ｄが“０”になる。

この条件によつて、メロデイ及びコード演奏の
記憶が可能になり、プリンタ３のスタンバイスイ
ツチ２３をオンすれば押鍵開始と同時に、スター
ト／ストツプ・スイツチをオンすれば直ちにプリ
ンタ３が作動して、楽譜をプリントアウトする。

しかしながら、この実施例によれば、上述のよ
うな面倒なスイツチ操作を行わなくても、簡易操
作スイツチ２２を１回オンすれば、Ｔ−FF４１
の出力が反転して、そのＱ出力であるイージープ
リント信号EPが“１”になり、それによつてOR
回路５０を介してＲ−SFF４３をセツトしてコー
ドメモリ信号Mcを“１”にし、OR回路５２を
介してＲ−SFF４４をセツトしてメロデイメモリ
信号Mmを“１”にする。そして、AND回路４
５，４６のインバータ付入力を“１”にして、
ABCメモリ・オフスイツチ８ｂ及びメロデイメ
モリ・オフスイツチ７ｂの入力を禁止する。

さらに、OR回路５４の出力信号ａを“１”に
し、AND回路４８，４９のそれぞれインバータ
付入力を“１”にするのでその各出力信号ｃ，ｄ
は“０”に保持する。

このようにして、前述の各スイツチ操作を行つ
た場合と全く同じ信号を演奏データ記憶装置３
４、コードデータ記憶回路３６、及び自動伴奏回
路３５に与えて、メロデイ及びコード演奏の記憶
が可能になるばかりか、後述するようにプリンタ
３のスタンバイスイツチ２３もオンされた状態に
なり、押鍵開始と同時にプリンタ３が作動して楽
譜のプリントアウトがなされる。

このように、簡易操作スイツチ２２のワンタツ
チ操作によつてスタンバイ状態となるので、操作
が極めて簡単になる。

なお、演奏開始前に、第２図の移調セレクトつ
まみによつて移調するか否か、する場合には何調
にするかの確認、ABCボリユーム９によるベー
スコードの音量確認、テンポボリユーム１５によ
るリズムのテンポ確認、リズム選択用スイツチ群
１７によるリズムの種類の確認等を行う必要があ
ることは勿論である。

次にこの発明を実施した演奏データ処理装置３
４の基本的構成を第４図によつて説明する。

この演奏データ処理装置は、音高データ一時記
憶手段５５と、符長データ発生手段６０と、符長
データ一時記憶手段６５と、符長補正手段７０
と、音高・符長データ記憶手段８０とによつて構
成されている。

そして、鍵盤１によつて発生されるキーデータ
KDによる１小節分の音高データ（キーコード信
号）を、音高データ一時記憶手段５５に順次一時
記憶させる。

一方、キーデータKDの持続時間を符長データ
発生手段６０で検出して、各音高データに対応す
る符長データを発生し、符長データ一時記憶手段
６５に順次記憶させる。

符長補正手段７０は、符長データ一時記憶手段
６５に一時記憶された符長データのうち、第１図
イに示す音符の後の16分休符のような短かい休符
を除去して、同図ロに示すように前の音符の符長
をそれだけ長くするように符長データを補正する
手段である。

そして、音高データ一時記憶手段５５に一時記
憶された音高データと、符長補正手段７０によつ
て補正された符長データとを、音高・符長データ
記憶手段８０に順次記憶させる。

なお、音高データと符長データが共にある時は
音符データとなり、音高データがなくて（オール
ゼロ）符長データのみの時は休符データとなる。

この実施例における符長データ補正手段７０
は、次の各部によつて構成されている。

(a) 音高データ一時記憶手段５５に記憶された連
続する２つのデータD_F、D_Rを入力し、前のデ
ータD_Fに音高データがあり、後のデータD_Rに
音高データがないこと（つまり音符の後に休符
があること）を判別する判別器７１ (b) 符長データ一時記憶手段６５に記憶された符
長データのうち、判別回路７１に入力した後の
データD_Rに対応する符長データL_Rを、最小符
長設定器７２によつて予め設定された、音符の
後に休符があつても除去しない最小休符（例え
ば８分休符）に相当する最小符長データLmと
比較し、前者が後者より短かい（L_R＜Lm）時
に出力を出す比較器７３ (c) 符長データ一時記憶手段６５に記憶された、
前述の前のデータD_Fと後のデータD_Rにそれぞ
れ対応する符長データL_FとL_Rを加算して出力
する加算器７４ (d) 判別器７１と比較器７３の出力d₁，d₂が共に
あつた時（“１”の時）には、符長データL_Fと
L_Rとを加えた加算器７４の出力を前の符長デ
ータL_Fに代えて出力し、後の符長データL_Rを
出力せず、それ以外の時には前述の符長データ
L_F及びL_Rをそのまま出力する選別器７５ (e) 選別器７５の出力データをそれぞれ音高デー
タ一時記憶手段５５の各記憶データに対応して
記憶する補正用シフトレジスタ７６次に、演奏データ処理装置のさらに具体的な実
施例を第５図乃至第８図によつて説明する。な
お、第５図中、第４図と対応する各部を１点鎖線
で囲んで同一の符号を付してある。

第５図の各部は、制御回路８１からの各制御信
号、及び第３図のＲ−SFF４４からのメロデイメ
モリ信号Mmとクロツク発生器３９並びに分周器
４０からの各クロツクパルスによつて動作する。

そこで先ず、第７図に示すように構成されてい
る制御回路８１の作用を説明する。

第２図にも示したスタンバイ・スイツチ２３は
プツシユオン型のスイツチであり、スタート／ス
トツプ・スイツチ２４はプツシユオン・プツシユ
オフ型のスイツチである。

メロデイメモリ信号Mmが“１”になつている
時に、スタンバイ・スイツチ２３をオンすると、
AND回路８１１の出力が“１”になり、OR回路
８１２の出力も“１”になるので、OR回路８１
３の出力であるプリントスタート信号PSTが
“１”になると共に、Ｒ−SFF８１４がセツトさ
れてそのＱ出力が“１”になり、スタンバイ状態
になる。

第３図の簡易操作スイツチ２２をオンしてイー
ジープリント信号EPを“１”にした時も、OR回
路８１２の出力が“１”になるので、上述の場合
と同様にスタンバイ状態になる。

この状態で押鍵すると、キーデータKDに音高
データが現われるため、第５図に示すキーデータ
KDの各ビツトのオアをとるOR回路８２の出力
であるキーオン信号KONが“１”になるので、
第７図のAND回路８１５の出力が“１”になる。

したがつて、OR回路８１６の出力も“１”に
なつてＲ−SFF８１７をセツトするので、そのＱ
出力である動作信号RUNが“１”になり、第５
図に示す演奏データ処理装置全体が動作を開始す
る。同時に小節カウンタ８１８をイネーブルし
て、テンポクロツクTCLのカウントを開始させ
る。そして、Ｒ−SFF８１４はAND回路８１５
の出力によつてリセツトされる。

小節カウンタ８１８は、１小節の長さに相当す
る数のテンポクロツクTCLをカウントするとカ
ウントオーバ信号J₁を“１”にすると同時に自己
リセツトし、再びテンポクロツクTCLのカウン
トを開始する。

カウントオーバ信号J₁が“１”になると、OR
回路８１９の出力が“１”になり、遅延回路８２
０によつて基準パルスφ₀の１周期分だけ遅延さ
れてＲ−SFF８２１をセツトし、そのＱ出力であ
る書込み信号J₂が“１”になる。

ところで、メロデイメモリ信号Mmが“１”の
時にスタート／ストツプ・スイツチ２４をオンに
すると、AND回路８２２の出力が“０”から
“１”になるので、ワンシヨツトマルチ８２３が
パルスを出力し、OR回路８１３を介してプリン
トスタート信号PSTを“１”にすると同時に、
ORゲート８１６を介してＲ−SFF８１７をセツ
トする。したがつて、動作信号RUNを“１”に
して小節カウンタ８１８をイネーブルするので、
押鍵開始を待たずに直ちに演奏データ処理装置３
４及びプリンタ３の動作が開始される。

この場合、押鍵を開始するまでは全休符がプリ
ントされることになる。

このように、イージープリント信号EPが“１”
になつているか、スタート／ストツプ・スイツチ
２４がオンになつている状態から、簡易操作スイ
ツチ２２を再度オンにしてイージープリント信号
EPを“０”にするか、スタート／ストツプ・ス
イツチ２４を再度押してオフにすると、立下り微
分回路２２４又は２２５が立下りパルスを発生
し、両入力端子にインバータを有するOR回路８
２６の出力が短時間“１”になつて、Ｒ−SFF８
１７をリセツトして動作信号RUNを“０にする
と共に、終了信号STとして出力する。

この終了信号STが“１”になると、OR回路８
１９及び遅延回路８２０を通して、基準パルス
φ₀の１周期分だけ遅れてＲ−SFF８２１をセツ
トし、書込み信号J₂を“１”にする。

以下、第５図の各部の構成及び動作の説明を行
う。

音高データ一時記憶手段５５は、セレクタ５５
０、ラツチ回路５５１、高音用シフトレジスタ５
５２からなるメイン部分の他に、縦線データ発生
回路５５３及び終止線データ発生回路５５４と、
制御信号発生用のインバータ５５５、ワンシヨツ
トマルチ５５６、OR回路５５７、及び遅延回路
５５８を備えている。

音高用シフトレジスタ５５２は１小節分の音高
データ（ゼロの場合も）を記憶できる容量を持つ
ており、例えば、記憶すべき最小符長が16分音符
又は休符であるとすれば、16ビツトのシフト容量
を持つ。

縦線データ発生回路５５３は各小節の終りに入
れる縦線のデータを発生し、終止線データ発生回
路５５４は曲の終りに入れる細線と太線からなる
終止線のデータを発生する。

符長データ発生手段６０は、イベント検出回路
６００、OR回路６０１、４入力のOR回路６０
２、符長カウンタ６０３、AND回路６０４、遅
延回路６０５、比較器６０６、ラツチ回路６０８
からなる。

符長データ一時記憶手段６５は、高音用シフト
レジスタ５５２と同じシフト容量を持つ符長用シ
フトレジスタ６５０と、そのシフトパルスを出力
する遅延回路６５１からなる。

符長補正手段７０は、符長用シフトレジスタ６
５０と同じシフト容量の補正用シフトレジスタ７
６を備えており、それに補正した符長データを一
時記憶するが、その詳細は第８図によつて後述す
る。

音高・符長データ記憶手段８０は、データ記憶
用のRAM（ランダム・アクセス・メモリ）８０
０及び、その入力データ切換用のゲート回路８０
１，８０２とOR回路８０３、アドレスデータ入
力用の書込み用アドレスカウンタ８０４、読出し
用アドレスカウンタ８０５、及びセレクタ８０６
と、書込み制御用のゲート回路８０７とANDゲ
ート８０８によつて構成されている。

８３は、ゲート回路８０７を制御するゲート信
号を出力するOR回路、８４は音高用シフトレジ
スタ５５２からの出力データに縦線データがあつ
た時に信号J₃を出力する縦線検出回路である。

８５は、音高用シフトレジスタ５５２及び補正
用シフトレジスタ７６のデータ読出し時のシフト
パルスを、出力データの有無によつて切換えるた
めのシフトパルス切換回路であり、音高用シフト
レジスタ５５２からの出力データの各ビツトのノ
アをとるNOR回路８５０、補正用シフトレジス
タ７６からの出力データの各ビツトのノアをとる
NOR回路８５１、このNOR回路８５０，８５１
の出力と書込み信号J₂とのアンドをとるAND回
路８５２、このAND回路８５２の出力と書込み
信号J₂の有無により、音高用シフトレジスタ５５
２のシフトパルスをクロツクパルスφ₀かφ₁かに
切換えるAND回路８５３，８５４及びOR回路８
５５、同じく補正用シフトレジスタ７６のシフト
パルスをクロツクパルスφ₀かφ₁かに切換える
AND回路８５６，８５７及びOR回路８５８から
なる。

イベント検出回路６００は、第６図イに示すよ
うなキーデータKDの変化によつて、押鍵時と離
鍵時に同図ロに示すようにイベントパルスｅを発
生する回路であり、例えば立上り、立下り微分回
路、立下り微分パルスを反転するインバータ、立
上り微分パルスとのオアをとるOR回路（波形整
形を含む）等によつて構成される。

このイベント検出回路６００からイベントパル
スｅが発生すると、OR回路６０１，６０２を通
つて符長カウンタ６０３をリセツトする。同時
に、OR回路６０１を通つたイベントパルスは音
高データ一時記憶手段５５にも入力し、インバー
タ５５５によつて第６図ハに示すように反転さ
れ、この反転パルスｆの立上りでワンシヨツトマ
ルチ５５６をトリガし、第６図ニに示すように若
干遅延したパルスｇをセレクタ５５０のセレクト
端子SAに入力する。

それによつて、セレクタ５５０はＡ端子に入力
しているその時の音高データをセレクトしてラツ
チ回路５５１へ出力する。ラツチ回路５５１は、
セレクタ５５０の各セレクト端子SA，SB，SC
への入力パルスのオアをとるオア回路の出力パル
スによつて、セレクタ５５０から出力されるデー
タをラツチする。

OR回路５５７の出力パルスは遅延回路５５８
によつて基準パルスφ₀の半周期分だけ遅延され
て、OR回路８５５を通つて音高用シフトレジス
タ５５２のクロツク端子に入力する。それによつ
て、ラツチ回路５５１にラツチされたデータが音
高用シフトレジスタ５５２に一時記憶される。

したがつて、押鍵直後にはキーデータKDに音
高データがあるので、それをラツチして、音高用
シフトレジスタ５５２に一時記憶させる。離鍵直
後には音高データがないので、ゼロのデータをラ
ツチして音高用シフトレジスタ５５２に一時記憶
させる。この音高データがゼロの時は休符を示す
データとなる。

一方、符長カウンタ６０３は、イベントパルス
ｅの発生によりリセツトされた後、制御回路８１
からの動作信号RUNが“１”になつていれば、
AND回路６０４を通してクロツク端子に入力す
る符長カウント用パルスnTCL（記憶すべき最小
符長、例えば16分音符又は休符に相当する周期又
はそれより若干短かい周期のパルス）をカウント
する。

この符長カウンタ６０３のカウントデータＮ
は、比較器６０６のＡ入力になると共に、遅延回
路６０５によつて符長カウント用パルスnTCLの
１周期分だけ遅延されてラツチ回路６０８に入力
し、同時に比較器６０６のＢ入力となる。

したがつて、符長カウンタ６０３のカウントデ
ータＮは、第６図ホに示すように、イベントパル
スｅの発生する間隔すなわち押鍵時間又は離鍵時
間に応じて大きくなり、イベントパルスｅによつ
てリセツトされて「０」になる。遅延回路６０５
による遅延データN′は、第６図ヘに示すように
カウントデータＮを１カウントだけ遅らせたデー
タとなる。

したがつて、符長カウンタ６０３が新らたにパ
ルスnTCLのカウントを始めてから次のイベント
パルスｅが発生する直前まではＮ＞N′であるか
ら、比較器６０６のＡ入力とＢ入力の関係はＡ＞
Ｂであり、その出力は“０”になつているから、
ラツチ回路６０８は入力データN′をラツチしな
い。

次のイベントパルスｅが発生して符長カウンタ
６０３がリセツトされると、カウントデータＮは
「０」になり、遅延回路６０５による遅延データ
N′は、リセツトされる直前のカウントデータＮ
と等しくなるので、その間だけ比較器６０６のＡ
入力とＢ入力の関係はＡ＜Ｂになり、比較器６０
６の出力が“１”になる。

それによつて、ラツチ回路６０８がその時の遅
延データN′をラツチして、符長データとして符
長用シフトレジスタ６５０へ出力する。

比較器６０６の出力が“１”になると、遅延回
路６５１によつて基準パルスφ₀の半周期分だけ
遅延されて符長用シフトレジスタ６５０のクロツ
ク端子に入力し、この符長用シフトレジスタ６５
０にラツチ回路６０８にラツチされた符長データ
を一時記憶させる。

なお、押鍵中のカウントデータによる符長デー
タは音符の長さを示し、離鍵中のカウントデータ
による符長データは休符の長さを示す。

例えば、符長データが「１」の時は16分音符又
は休符、「２」の時は８分音符又は休符、「４」の
時は４分音符又は休符、「８」の時は２分音符又
は休符、そして「16」の時は全音符又は休符を表
わすことになる。

このようにすると、16分音符又は休符以下の短
かい押鍵又は離鍵時間は無視することになるが、
符長カウント用パルスnTCLの周期を最小符長よ
り充分短かくして、ラツチ回路６０８でラツチし
た符長データを、記憶すべき最小符長単位になる
ように端数を整理して修正するようにすれば、よ
り正確な符長データを得ることができる。

このようにして、押鍵及び離鍵ごとに、音高デ
ータと符長データを対応させてそれぞれ音高用シ
フトレジスタ５５２と符長用シフトレジスタ６５
０に順次一時記憶させ、前に記憶したデータを図
で右方へシフトさせていく。

そして、第７図の小節カウンタ８１８が１小節
分のテンポクロツクTCLをカウントして、制御
回路８１からカウントオーバ信号J₁が出力される
と、OR回路６０１及び６０２を介して符長カウ
ンタ６０３をリセツトすると同時に、セレクタ５
５０のセレクト端子SBを“１”にし、縦線デー
タ発生回路５５３からの縦線データをセレクトし
てラツチ回路５５１にラツチし、音高用シフトレ
ジスタ５５２に記憶させる。

したがつて、１小節の終りになつても押鍵状態
又は離鍵状態が続いていると、その音符又は休符
は小節を示す縦線の前後に分割される。なおこの
場合、音符が分割されたときにはタイを符加する
ようにしてもよい。

イージープリント信号EPが“１”から“０”
になるか、あるいはスタート／ストツプ・スイツ
チ２４がオンからオフになると、前述したように
制御回路８１から終了信号STが出力される。

それによつて、OR回路６０２を介して符長カ
ウンタ６０３がリセツトされると共に、セレクタ
５５０のセレクト端子SCを“１”にして、終止
線データ発生回路５５４からの終了線データをセ
レクトしてラツチ回路５５１にラツチさせ、それ
を音高用シフトレジスタ５５２に記憶させる。

ところで、制御回路８１から小節カウンタ８１
８のカウントオーバ信号J₁が出力された時、およ
び前述の終了信号STが発生した時には、若干遅
れて書込み信号J₂が“１”になる。

それによつて、音高用レジスタ５５２に一時記
憶されたデータ（音高データのほかに、音高デー
タがないことによる休符データ、縦線データ、終
止線データを含む）、及び符長用シフトレジスタ
６５０に一時記憶され、符長補正手段７０によつ
て補正されて補正用シフトレジスタ７６にストア
された符長データを順次読出して音高・符長デー
タ記憶手段８０のRAM８００に書込むデータ転
送動作が極めて短時間でなされる。

この時、音高用シフトレジスタ５５２及び補正
用シフトレジスタ７６は、１小節の最大符数（こ
の例では16個）のデータを記憶できる容量を持つ
ているので、全部データが入つていることは殆ん
どなく、図で右方のシフトビツトは空いている。
また、補正用シフトレジスタ７６は補正により符
長データがなくなつている部分もある。

このような空白の部分の読出し速度を速めて、
全データの転送時間を短縮するために、シフトパ
ルス切換回路８５が設けられている。

すなわち、音高用シフトレジスタ５５２と補正
用シフトレジスタ７６のそれぞれ図で右端から出
力されるデータがいずれも「０」の間は、NOR
回路８５０及び８５１の出力がいずれも“１”に
なり、この時書込み信号J₂が“１”になつていれ
ば、AND回路８５２の出力も“１”になる。

このAND回路８５２の出力は、AND回路８５
３と８５６にはそのまま、AND回路８５４と８
５７には反転して入力されるので、AND回路８
５３と８５６が周波数の高い基準パルスφ₀を通
すので、この基準パルスφ₀がOR回路８５５を通
つて音高用シフトレジスタ５５２のクロツク端子
に、OR回路８５８を通つて補正用シフトレジス
タ７６のクロツク端子にそれぞれシフトパルスと
して入力するので、各シフトレジスタ５５２及び
７６のデータは高速で右方へシフトされる。

そして、音高用シフトレジスタ５５２又は補正
用シフトレジスタ７６の少なくとも一方からデー
タが出力されると、NOR回路８５０，８５１の
少くとも一方の出力が“０”になるので、AND
回路８５２の出力が“０”になる。

それによつて、AND回路８５３，８５６は基
準パルスφ₀を通さなくなり、AND回路８５４，
８５７が基準パルスφ₀より周波数の低いクロツ
クパルスφ₁を通し、OR回路８５５，８５８を介
してそれぞれシフトレジスタ５５２及び７６のク
ロツク端子CKにシフトパルスとして入力させる。

したがつて、音高用シフトレジスタ５５２及び
植正用シフトレジスタ７６の記憶データがそれぞ
れ通常の読出し速度で右方へシフトされて順次読
出される。

なお、符長補正により、補正用シフトレジスタ
７６に休符用の符長データがなくなつている部分
も、対応する音高データも休符に対しては「０」
であるから、早送りされてつめられる。

次に、音高・符長データ記憶手段８０において
は、書込み信号J₂が“１”になつているので、
RAM８００が書込み状態になり、セレクタ８０
６は書込み用アドレスカウンタ８０４からのアド
レスデータをセレクトしてRAM８００の書込み
アドレスを指定する。

ゲート回路８０１と８０２は、クロツクパルス
φ₂とそれを反転したクロツクパルス₂により交
互に開くので、音高用シフトレジスタ５５２と補
正用シフトレジスタ７６からの対応する出力デー
タが交互にOR回路８０３に出力され、RAM８
００に順次書込まれる。

但し、メロデイメモリ信号Mmが“０”の時、
及び前述のAND回路８５２の出力が“１”にな
つている早送り中は、OR回路８３の出力が
“１”になつているので、制御端子にインバータ
を有するゲート回路８０７が閉じて、クロツクパ
ルスφ₁を書込み用アドレスカウンタ８０４に入
力させないようにして、RAM８００の書込みア
ドレスを変えず、データのない無駄な書込みを行
わなようにしている。

縦線検出回路８４が縦線データを検出すると、
信号J₃を“１”にするので、制御回路Ｒ−SFF８
２１（第７図）がリセツトされ、書込み信号J₂が
“０”になるので、音高用シフトレジスタ５５２
及び補正用シフトレジスタ７６からのデータの読
出しを終了すると共に、RAM８００は読出し状
態になり、セレクタ８０６は読出し用アドレスカ
ウンタ８０５からのアドレスデータをセレクト
し、後述するプリンタ回路からの読出しパルス
CKが入力するごとにアドレスを更新されて、記
憶している音高データ、符長データ等が順次読出
される。

この時には、次の小節の音高データ等及び符長
データの一時記憶動作が始まつている。

次に、符長補正手段７０の具体例を第８図によ
つて説明する。

第４図の判別器７１に相当する部分は、音高用
シフトレジスタ５５２の各シフト位置にストアさ
れているデータのそれぞれ全ビツトのオアをとる
多数（この例では16個）のOR回路７１０と、音
高用シフトレジスタ５５２にストアされている連
続する２つのシフト位置のデータのうち前のデー
タD_F（図では右側のシフト位置）の全ビツトのオ
アをとるOR回路７１０の出力を第１の入力と
し、後のデータD_Rの全ビツトのオアをとるOR回
路７１０の出力を反転して第２の入力とし、さら
に、第４図の比較器７３に相当する15個の比較器
７３０のうち、前記後のデータD_Rに対応する符
長用シフトレジスタ６５０のシフト位置の符長デ
ータL_Rを比較する比較器７３０の出力を第３の
入力とする15個の３入力AND回路とによつて構
成されている。

各比較器７３０は、符長用シフトレジスタ６５
０の一番前（図では右端）のシフト位置を除く各
シフト位置にストアされている符長データをそれ
ぞれＢ入力として、最小符長設定器７２によつて
設定される８分符長相当のデータLmのＡ入力と
比較し、Ａ＞Ｂの時、すなわち符長データが８分
符長に満たない時に出力を“１”にする。

各OR回路７１０は、入力データに音高データ
がある時は、少くともいずれかのビツトに“１”
があるので出力を“１”にし、音高データがない
時（休符データの時）には全ビツト“０”である
から出力を“０”にする。

したがつて、各AND回路７１１は、音高用シ
フトレジスタ５５２にストアされている連続する
２つのシフト位置のデータのうち、前のデータに
音高データがあつて、後のデータに音高データが
なく、しかもその後のデータに対応する符長デー
タが８分符長に満たない（16分符長）時にのみ出
力を“１”にする。この各AND回路７１１の出
力は、それぞれセレクタ７５０のＡ入力となる。

このセレクタ７５０は、15個のＡ入力端子とＢ
入力端子の組と、その各組に対応する出力端子
と、セレクト端子SAとを備え、各Ｂ入力端子に
は“０”が入力されている。セレクト端子SAに
はイージープリント信号EPが入力しており、こ
の信号EPが“１”の時はＡ入力である各AND回
路７１１の出力をセレクトして出力し、信号EP
が“０”の時はＢ入力である“０”をセレクトし
て出力する。

第４図の加算器７４に相当する15個の加算器７
４０は、それぞれ、符長用シフトレジスタ６５０
の連続する２つのシフト位置にストアされている
符長データを加算して出力する。

第４図の選別器７５に相当する部分は、前述の
セレクタ７５０と、その各出力によつてセレクト
制御される16個のセレクタ７５１とによつて構成
されている。

そして、16個の各セレクタ７５１の各セレクト
出力は、補正用シフトレジスタ７６の各シフト位
置にそれぞれストアされ、図で左端のシフト位置
に出力データをストアするセレクタ７５１だけは
符長用シフトレジスタ６５０の左端のシフト位置
のデータのみを入力するが、他のセレクタ７５１
は、それぞれ符長用シフトレジスタ６５０の対応
するシフト位置の符長データをＢ入力とし、それ
に続く次の符長データを加算する加算器７４０の
出力をＡ入力としている。

そして、セレクタ７５０の各出力信号が、それ
ぞれ対応する図で右側の（前の符長データ用の）
セレクタ７５１のセレクト端子SAに入力すると
共に、インバータINを通して反転して、図で左
側の（後の符長データ用の）セレクタ７５１のイ
ネーブル端子ENに入力している。

したがつて、セレクタ７５０の出力が“１”に
なつているビツトに対応する前の符長データ用セ
レクタ７５１は加算器７４０からの符長データを
セレクトして出力し、後の符長データ用セレクタ
７５１はイネーブルされないのでデータを出力し
ない。

セレクタ７５０の出力が“０”になつているビ
ツトに対応する前の符長データ用セレクタ７５１
は符長用シフトレジスタ６５０からの符長データ
をそのまま出力し、後の符長データ用セレクタ７
５１はイネーブルされて、セレクト端子SAの入
力が“０”か“１”かにより、符長用シフトレジ
スタ６５０からの符長データ又は加算器７４０の
出力データをセレクトして出力する。

このような符長補正動作は、音高用シフトレジ
スタ５５２及び符長用シフトレジスタ６５０のデ
ータがシフトされる毎に行われているが、各セレ
クタ７５１の出力データの補正用シフトレジスタ
７６への取込みは、縦線検出器７７によつて音高
用シフトレジスタ５５２に縦線データが入つたこ
とが検出された時になされる。

最後に、プリンタ３の制御装置について第９図
によつて説明する。

このプリンタ制御装置は、データ識別回路９０
と、先頭小節用ROM（リードオンリメモリ）９
１、調記号用ROM９２、音符用ROM９３、休
符用ROM９４、五線小節線用ROM９５、コー
ド（chord）記号用ROM９６、終止線用ROM９
７と、それらの各ROMから読出されるデータの
オアをとるOR回路９８と、印字用のペンの位置
を紙送り方向と直交する方向に制御するペン位置
制御部９９と、紙送り位置を制御する紙送り制御
部１００、及びOR回路１０１〜１０５によつて
構成されている。

この装置は、先ずプリントスタート信号PST
が先頭小節用ROM９１に入力すると、この
ROM９１に格納されている先頭の小節の五線と
小節線及び音部記号（ト音記号、ヘ音記号等）と
拍子切換信号によつて選択される拍子記号（4/4、
3/4等）とをプリントするためのデータを読出し
て、OR回路９８を介してペン位置制御部９９及
び紙送り制御部１００へ送り、楽譜プリント用の
紙とペンとをそれぞれ直交する方向に位置制御し
て、最初の小節の五線、小節線、音部記号、及び
拍子記号をプリントする。

その間、ペン位置制御部９９及び（又は）紙送
り制御部１００がペン又は紙の１ピツチ移動制御
を行うごとにOR回路１０１の出力が“１”にな
つて、先頭小節用ROM９１からのデータ読出し
が行われる。

そして、先頭小節用ROM９１からのデータ読
出しが終了すると、そのエンド信号ENDにより、
次に調記号用ROM９２から調記号をプリントす
るためのデータを読出す。この調記号用ROM９
２は、プリント可能な全ての調の調記号データを
格納しているが、第２図にも示したフラツト入力
用スイツチ２５又はシヤープ入力用スイツチ２６
がオンされた回数に応じた数のフラツト（♭）又
は（＃）による調記号データを出力し、スイツチ
２５，２６が一度もオンされない場合にはデータ
を出力せず、ハ調とする。

この調記号用ROM９２からのデータの読出し
が終了すると、第５図のROM８００に最初の１
小節のデータが転送されるのを待ち、縦線検出回
路８４からの信号J₃が“１”になつた時にエンド
信号ENDを出す。

そのエンド信号によつて、OR回路１０２〜１
０４を介してOR回路１０５の出力が“１”にな
り、読出しパルスCKとして第５図の音高・符長
データ記憶手段８０における読出し用アドレスカ
ウンタ８０５、及び第３図のコードデータ記憶回
路３６の読出し用アドレスカウンタ（図示せず）
に入力する。

それによつて、第５図のRAM８００から音
高・符長等のデータが、第３図のコードデータ記
憶回路３６からコードデータが読出されてデータ
識別回路９０に入力すると共に、音高・符長等の
データは音符用ROM９３と休符用ROM９４に
アドレスデータとして入力し、コードデータはコ
ード記号用ROM９６にアドレスデータとして入
力する。

そして、データ識別回路９０は入力データに音
高データがあれば信号ａを、音高データと符長デ
ータがあれば信号ｂを、符長データのみであれば
信号ｃを、縦線データであれば信号ｄを、５小節
目になると信号ｅを、コードデータがあれば信号
ｆを、終止線データがあれば信号ｇをそれぞれ出
力して、各ROM９３〜９７のデータ読出しを制
御し、音符（臨時記号を含む）、休符、コード記
号、次の小節のための五線と小節線、終止線等の
格納データをそれぞれ読出して、OR回路９８を
介してペン位置制御部９９及び紙送り制御部１０
０へ送る。

それによつて、各データに基づくプリントがな
されて楽譜が形成されていく。

なお、五線１段を４小節としたので、５小節目
には信号ｄを禁止して信号ｅを出し、再び先頭小
節用ROM９１及び調記号用ROM９２からのデ
ータ読出しを行つて、五線、小節線のほかに、音
部記号、拍子記号、調記号等のプリントを行わせ
る。

データ識別回路９０で音高データを識別して信
号ａを出した時、及び各ROM９２〜９６のデー
タ読出しが終了してエンド信号ENDが発生する
ごとに、OR回路１０５から読出しパルスCKが
出力され、次々と新たなデータが読出されて入力
する。

このようにして、第２図のプリンタ３から、第
１図ロに示したように演奏データに応じて且つ符
長を補正された楽譜がプリントアウトされる。

なお、上述の実施例における第８図に示した符
長補正手段をはじめ、演奏データ処理装置の各部
の機能を、マイクロコンピユータを用いてプログ
ラム処理によつて達成することもできる。

また、上記実施例では、１小節分の音高データ
と符長データを一時記憶して、小節の終りに一斉
に符長補正を行うようにしたが、音高データと符
長データからなる音符・休符データを１データ分
だけ遅延させる遅延手段を設け、小節のはじめ以
外には、新たなデータと前のデータとをチエツク
し、前のデータが音符データ（音高データがあ
る）で新たなデータが休符データ（音高データが
ない）であり、その符長が予め設定した符長（例
えば８分符長）に満たない時には、新たなデータ
の符長データをゼロにして、その符長データを前
のデータの符長データに加えて記憶装置に記憶さ
せるようにして、順次符長補正を行うようにして
もよい。

その場合、小節のはじめかどうかは、小節カウ
ンタがカウントオーバした後初めてのデータかど
うかによつて判別できる。

さらに、この発明による符長補正を、演奏デー
タ記憶前に行わずに、記憶装置から演奏データを
読出して楽譜をプリントアウトさせたり、表示器
に表示させたり、自動演奏させたりする際に、読
出した演奏データに対して前述のような符長補正
を行うようにしても同様の効果が得られる。

以上説明したように、この発明による演奏デー
タ処理装置は、電子オルガン、電子ピアノ、ある
いは自動演奏装置付ピアノ等において、演奏デー
タを記憶させて、そのデータによつて楽譜をプリ
ントアウトしたり表示したり、あるいは自動演奏
を行わせたりするのに有効であり、連続した音符
間の僅かな離鍵による極めて符長の短かい休符を
削除して、その前の音符の符長をその分だけ長く
するようにしたので、プリントアウト又は表示さ
れた楽譜に不必要な休符が現われることがなくな
り、通常の楽譜の表記と同様な楽譜が得られる。

また、この記憶した演奏データによつて自動演
奏を行う場合も、不自然感のない演奏を再現でき
る。

【図面の簡単な説明】

第１図イ，ロは、この発明の目的及び効果を説
明するため楽譜例を示す図、第２図は、この発明
の一実施例としての卓上型プリンタ付鍵盤電子楽
器の外観を示す平面図、第３図は、同じくその回
路構成の概要を示すブロツク回路図、第４図は、
第３図における演奏データ処理装置の基本構成を
示すブロツク図、第５図は、同じくその具体的実
施例を示すブロツク回路図、第６図は、第５図の
回路の動作説明に供する信号波形図、第７図は、
第５図における制御回路の構成例を示すブロツク
回路図、第８図は、第５図における符長補正手段
の構成例を示すブロツク回路図、第９図は、第３
図におけるプリンタの制御装置の構成例を示すブ
ロツク回路図である。１……鍵盤、２……スピーカ、３……プリン
タ、２２……簡易操作スイツチ、２３……スタン
バイ・スイツチ、２４……スタート／ストツプ・
スイツチ、３０……スイツチ信号処理回路、３４
……演奏データ処理装置、３５……自動伴奏装
置、５５……音高データ一時記憶手段、６０……
符長データ発生手段、６５……符長データ一時記
憶手段、７０……符長補正手段、８０……音高・
符長データ記憶手段。

Claims

【特許請求の範囲】１次の(イ)乃至(ニ)からなる演奏データ処理装置。 (イ) キーデータによる音高データを記憶する音高
データ記憶手段、 (ロ) 前記キーデータの持続時間によつて符長デー
タを発生する符長データ発生手段、 (ハ) 前記符長データ発生手段が発生する符長デー
タを記憶する符長データ記憶手段、 (ニ) 前記音高データ記憶手段と符長データ記憶手
段に記憶されるかあるいは記憶されたそれぞれ
対応する連続する２つのデータを入力し、前の
データに音高データがあつて後のデータに音高
データがない時、後の符長データが予め設定し
た符長より短かければ、その符長データを前の
符長データに加算して前の音高データに対応す
る符長データとする符長補正手段、２音高データ記憶手段と符長データ記憶手段
が、それぞれ１小節分の音高データと符長データ
を一時記憶する音高データ一時記憶手段及び符長
データ一時記憶手段と、前記音高データ一時記憶
手段に記憶された音高データと、前記符長データ
一時記憶手段に記憶されて前記(ニ)の符長補正手段
によつて補正された符長データとを順次記憶する
音高・符長データ記憶手段とからなる特許請求の
範囲第１項記載の演奏データ処理装置。３符長補正手段が、次の(a)乃至(e)からなる特許
請求の範囲第２項記載の演奏データ処理装置。 (a) 音高データ一時記憶手段に記憶された連続す
る２つのデータを入力し、前のデータに音高デ
ータがあり、後のデータに音高データがないこ
とを判別する判別器、 (b) 符長データ一時記憶手段に記憶された符長デ
ータのうち前記後のデータに対応する符長デー
タを予め設定した符長と比較し、該符長より短
かい時に出力する比較器、 (c) 前記符長データ一時記憶回路に記憶された前
記前のデータと後のデータにそれぞれ対応する
符長データを加算する加算器、 (d) 前記判別器と比較器の出力が共にあつた時に
は前記加算器の出力を前の符長データとして出
力して後の符長データを出力せず、それ以外の
ときには前記符長データ一時記憶手段からの符
長データをそのまま出力する選別器、 (e) 前記選別器の出力データを一時記憶するシフ
トレジスタ、