JPS6411740U - - Google Patents

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JPS6411740U
JPS6411740U JP10637587U JP10637587U JPS6411740U JP S6411740 U JPS6411740 U JP S6411740U JP 10637587 U JP10637587 U JP 10637587U JP 10637587 U JP10637587 U JP 10637587U JP S6411740 U JPS6411740 U JP S6411740U
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JP
Japan
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address
circuit
buffer
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conversion circuit
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JP10637587U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例のブロツク図、第２
図は該ブロツク図の主要部の信号のタイミングチ
ヤート、第３図は従来の画像記録装置の全体図、
第４図は光書込み装置の平面図、第５図は従来の
バツフア制御回路のブロツク図を示す。 ３１…Ｓ―Ｐ変換回路、３２…バツフアＲＡＭ
、３３…アドレスセレクタ、３４…アドレス発生
回路、３５…データセレクタ、３７…タイミング
制御部。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 印字すべき入力データをシリアルーパラレ
    ル変換するＳ―Ｐ変換回路と、該Ｓ―Ｐ変換回路
    によつてパラレル変換されたデータの記憶と読み
    出しを時分割で行うバツフアＲＡＭと、該バツフ
    アＲＡＭにライトアドレスとリードアドレスを選
    択的に供給するアドレスセレクタと、該ライトア
    ドレスとリードアドレスを生成するアドレス発生
    回路とを具備し、前記Ｓ―Ｐ変換回路、バツフア
    ＲＡＭ、アドレスセレクタおよびアドレス発生回
    路を１系統で構成したことを特徴とする印字装置
    のバツフア制御回路。 (2) 前記Ｓ―Ｐ変換回路、バツフアＲＡＭ、ア
    ドレスセレクタおよびアドレス発生回路の動作を
    、タイミング制御部から出力される信号により制
    御するようにしたことを特徴とする前記実用新案
    登録請求の範囲第１項記載の印字装置のバツフア
    制御回路。
JP10637587U 1987-07-13 1987-07-13 Pending JPS6411740U (ja)

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JP10637587U JPS6411740U (ja) 1987-07-13 1987-07-13

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JP10637587U JPS6411740U (ja) 1987-07-13 1987-07-13

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JPS6411740U true JPS6411740U (ja) 1989-01-23

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ID=31339827

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JP10637587U Pending JPS6411740U (ja) 1987-07-13 1987-07-13

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