JPS6412040B2 - - Google Patents
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- Publication number
- JPS6412040B2 JPS6412040B2 JP18180181A JP18180181A JPS6412040B2 JP S6412040 B2 JPS6412040 B2 JP S6412040B2 JP 18180181 A JP18180181 A JP 18180181A JP 18180181 A JP18180181 A JP 18180181A JP S6412040 B2 JPS6412040 B2 JP S6412040B2
- Authority
- JP
- Japan
- Prior art keywords
- rom
- latch
- signal
- output
- rtn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はROM（リードオンリーメモリ）の出
力をラツチするためのROM出力読出回路に関す
る。
力をラツチするためのROM出力読出回路に関す
る。
第１図はたとえばマイクロコンピユータにおけ
るROM部の従来例を示すものであり、１１はた
とえばダイナミツク型のROM、１２はアドレス
デコーダ、１３は出力ラツチ回路である。φADRは
アドレスデコーダ１２のプリチヤージ信号、φROM
はROM１１のプリチヤージ信号、φRはラツチ回
路１３のラツチ信号、φWはアドレスデコーダ１
２の駆動信号であり、これらはたとえば第２図に
示すタイミングで発生している。なお、第２図
中、φ1およびφ2は二相のクロツクであり、RTN
はマイクロコンピユータのCPUのある命令サイ
クルの最後の基本サイクルで上記クロツクφ2に
同期して発生する制御信号たとえばリターン信
号、RTN1は上記RTNに対応するクロツクφ2に
続くクロツクφ1まで上記RTNが遅延したリター
ン信号、RTN2は上記RTN1に対応するクロツク
φ1に続くクロツクφ2まで上記RTN1が遅延した、
換言すれば前記RTNが１ビツト（基本サイクル）
分遅延したリターン信号である。ここで、前記駆
動信号φWは、リターン信号RTN2とクロツクφ1
との論理積出力であり、前記ラツチ信号φRはリ
ターン信号RTN1とクロツクφ2との論理積出力で
ある。
るROM部の従来例を示すものであり、１１はた
とえばダイナミツク型のROM、１２はアドレス
デコーダ、１３は出力ラツチ回路である。φADRは
アドレスデコーダ１２のプリチヤージ信号、φROM
はROM１１のプリチヤージ信号、φRはラツチ回
路１３のラツチ信号、φWはアドレスデコーダ１
２の駆動信号であり、これらはたとえば第２図に
示すタイミングで発生している。なお、第２図
中、φ1およびφ2は二相のクロツクであり、RTN
はマイクロコンピユータのCPUのある命令サイ
クルの最後の基本サイクルで上記クロツクφ2に
同期して発生する制御信号たとえばリターン信
号、RTN1は上記RTNに対応するクロツクφ2に
続くクロツクφ1まで上記RTNが遅延したリター
ン信号、RTN2は上記RTN1に対応するクロツク
φ1に続くクロツクφ2まで上記RTN1が遅延した、
換言すれば前記RTNが１ビツト（基本サイクル）
分遅延したリターン信号である。ここで、前記駆
動信号φWは、リターン信号RTN2とクロツクφ1
との論理積出力であり、前記ラツチ信号φRはリ
ターン信号RTN1とクロツクφ2との論理積出力で
ある。
上記ROM部においては、リターン信号RTN2
に同期しているプリチヤージ信号φADR，φROMによ
りアドレスデコーダ１２、ROM１１がプリチヤ
ージされたのち、駆動信号φWによりアドレス入
力信号Aiに応じたROM１１のアドレス指定がな
され、ROM１１は出力可能な状態になる。そし
て、次に発生するラツチ信号φRによりROM１１
の出力ラツチ回路１３にラツチされる。
に同期しているプリチヤージ信号φADR，φROMによ
りアドレスデコーダ１２、ROM１１がプリチヤ
ージされたのち、駆動信号φWによりアドレス入
力信号Aiに応じたROM１１のアドレス指定がな
され、ROM１１は出力可能な状態になる。そし
て、次に発生するラツチ信号φRによりROM１１
の出力ラツチ回路１３にラツチされる。
ところで、上述したラツチ信号φRは、第２図
に示すようにリターン信号RTNが４ビツト（た
とえば１マシンサイクル）間隔で発生するような
場合には、駆動信号φWよりROM１１が出力可能
な状態になつてから４ビツト後に発生するので、
ROM出力がデイスチヤージされてしまわない前
にラツチすることができる。しかし、あるオペコ
ードの処理においては、リターン信号RTNが８
ビツト（たとえば２マシンサイクル）に１回しか
発生しない場合があり、この場合にはリターン信
号RTN1，RTN2、駆動信号φW、ラツチ信号φR、
プリチヤージ信号φADR，φROMもそれぞれ８ビツト
に１回しか発生しなくなる。このため、駆動信号
φWによりROM１１が出力可能な状態になつてか
ら８ビツト後にラツチ信号φRが発生したときに
は、ROM出力がデイスチヤージしてしまつてい
て正常なラツチが行われなくなることがある。
に示すようにリターン信号RTNが４ビツト（た
とえば１マシンサイクル）間隔で発生するような
場合には、駆動信号φWよりROM１１が出力可能
な状態になつてから４ビツト後に発生するので、
ROM出力がデイスチヤージされてしまわない前
にラツチすることができる。しかし、あるオペコ
ードの処理においては、リターン信号RTNが８
ビツト（たとえば２マシンサイクル）に１回しか
発生しない場合があり、この場合にはリターン信
号RTN1，RTN2、駆動信号φW、ラツチ信号φR、
プリチヤージ信号φADR，φROMもそれぞれ８ビツト
に１回しか発生しなくなる。このため、駆動信号
φWによりROM１１が出力可能な状態になつてか
ら８ビツト後にラツチ信号φRが発生したときに
は、ROM出力がデイスチヤージしてしまつてい
て正常なラツチが行われなくなることがある。
すなわち、従来は、ROMの読出タイミングの
決定に関与する制御信号（本例ではリターン信号
RTN）が４ビツトに１回とか８ビツトに１回と
いうように不規則に発生した場合には、正常に
ROM出力をラツチすることができなかつた。
決定に関与する制御信号（本例ではリターン信号
RTN）が４ビツトに１回とか８ビツトに１回と
いうように不規則に発生した場合には、正常に
ROM出力をラツチすることができなかつた。
本発明は上記の欠点を除去すべくなされたもの
で、ROMの読出タイミングの決定に関与する制
御信号が不規則に発生するとしても、その発生間
隔の最小間隔よりもROM読出動作の１基本サイ
クルだけ短い時間遅延した第１ラツチ信号により
ROM出力をラツチし、次のアドレス指定に先立
つて第２のラツチ信号により上記ラツチ内容をラ
ツチして出力するような２段ラツチを行なうこと
によつて、ROM出力を正確にラツチし得る
ROM出力読出回路を提供するものである。
で、ROMの読出タイミングの決定に関与する制
御信号が不規則に発生するとしても、その発生間
隔の最小間隔よりもROM読出動作の１基本サイ
クルだけ短い時間遅延した第１ラツチ信号により
ROM出力をラツチし、次のアドレス指定に先立
つて第２のラツチ信号により上記ラツチ内容をラ
ツチして出力するような２段ラツチを行なうこと
によつて、ROM出力を正確にラツチし得る
ROM出力読出回路を提供するものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第３図に示すROM出力読出回路は、第１図を
参照して前述した回路に比べて、出力ラツチ回路
を第１ラツチ回路３１および第２ラツチ回路３２
の２段構成にし、第２ラツチ回路３２には前記ラ
ツチ信号φRを供給し、前記リターン信号RTNの
発生間隔の最小間隔（４ビツト）より１基本サイ
クルだけ短かい３ビツト分前記リターン信号
RTN2が遅延したものに相当するリターン信号
RTN3とクロツクφ1との論理積出力であるラツチ
信号φAを前記第１ラツチ回路３１に供給するよ
うにした点が異なり、その他は同じであるから第
３図中第１図と同一部分は同一符号を付してその
説明を省略する。なお、上記第２ラツチ回路３２
は第１図のラツチ回路１３に相当する。
参照して前述した回路に比べて、出力ラツチ回路
を第１ラツチ回路３１および第２ラツチ回路３２
の２段構成にし、第２ラツチ回路３２には前記ラ
ツチ信号φRを供給し、前記リターン信号RTNの
発生間隔の最小間隔（４ビツト）より１基本サイ
クルだけ短かい３ビツト分前記リターン信号
RTN2が遅延したものに相当するリターン信号
RTN3とクロツクφ1との論理積出力であるラツチ
信号φAを前記第１ラツチ回路３１に供給するよ
うにした点が異なり、その他は同じであるから第
３図中第１図と同一部分は同一符号を付してその
説明を省略する。なお、上記第２ラツチ回路３２
は第１図のラツチ回路１３に相当する。
上記構成において、いまリターン信号RTNが
第４図に示すように８ビツト毎に発生した場合で
あつても、駆動信号φWによりROM１１が出力可
能状態になつてから３ビツト後に発生するラツチ
信号φAによりROM出力が第１ラツチ回路３１で
ラツチされるので、ROM出力がデイスチヤージ
してデータが消失してしまうことはなく、正常に
ラツチが行われる。そして、上記ラツチ信号φA
に続き、第４図に示すように本例ではラツチ信号
φAより６ビツト後のクロツクφ1の前のクロツク
φ2のタイミングでラツチ信号φRにより第１ラツ
チ回路３１の出力が第２ラツチ回路３２でラツチ
されて読出出力として導出される。
第４図に示すように８ビツト毎に発生した場合で
あつても、駆動信号φWによりROM１１が出力可
能状態になつてから３ビツト後に発生するラツチ
信号φAによりROM出力が第１ラツチ回路３１で
ラツチされるので、ROM出力がデイスチヤージ
してデータが消失してしまうことはなく、正常に
ラツチが行われる。そして、上記ラツチ信号φA
に続き、第４図に示すように本例ではラツチ信号
φAより６ビツト後のクロツクφ1の前のクロツク
φ2のタイミングでラツチ信号φRにより第１ラツ
チ回路３１の出力が第２ラツチ回路３２でラツチ
されて読出出力として導出される。
また、リターン信号RTNが第２図を参照して
前述したように４ビツト毎に発生した場合（第４
図中点線で示す）には、ラツチ信号φAによるラ
ツチに続いて２ビツト後のクロツクφ2のタイミ
ングでラツチ信号φRによるラツチが行われ、次
に続くクロツクφ1のタイミングで駆動信号φWに
より次のアドレス指定が行われるようになり、や
はりROM出力のデイスチヤージ前に正常なラツ
チが行なわれる。
前述したように４ビツト毎に発生した場合（第４
図中点線で示す）には、ラツチ信号φAによるラ
ツチに続いて２ビツト後のクロツクφ2のタイミ
ングでラツチ信号φRによるラツチが行われ、次
に続くクロツクφ1のタイミングで駆動信号φWに
より次のアドレス指定が行われるようになり、や
はりROM出力のデイスチヤージ前に正常なラツ
チが行なわれる。
上述したように本発明のROM出力読出回路に
よれば、リターン信号が４ビツト毎あるいは８ビ
ツト毎に１回というように不規則に発生しても、
ROMが出力可能状態になつてからリターン信号
RTNの発生間隔の最小間隔より１基本サイクル
だけ短かい時間後に第１のラツチ信号φAによつ
てROM出力をラツチし、次のアドレス指定に先
立つて第２のラツチ信号φRにより上記ラツチ内
容をラツチして出力するような２段ラツチを行な
つているので、ROM出力がデイスチヤージして
しまう前に正確にラツチすることができ、読出出
力が正確となり、この回路を用いたマイクロコン
ピユータ等の正常な動作を得ることができる。
よれば、リターン信号が４ビツト毎あるいは８ビ
ツト毎に１回というように不規則に発生しても、
ROMが出力可能状態になつてからリターン信号
RTNの発生間隔の最小間隔より１基本サイクル
だけ短かい時間後に第１のラツチ信号φAによつ
てROM出力をラツチし、次のアドレス指定に先
立つて第２のラツチ信号φRにより上記ラツチ内
容をラツチして出力するような２段ラツチを行な
つているので、ROM出力がデイスチヤージして
しまう前に正確にラツチすることができ、読出出
力が正確となり、この回路を用いたマイクロコン
ピユータ等の正常な動作を得ることができる。
第１図は従来のROM出力読出回路を示すブロ
ツク図、第２図は第１図の動作説明のために示す
タイミングチヤート、第３図は本発明に係る
ROM出力読出回路の一実施例を示すブロツク
図、第４図は第３図の動作説明のために示すタイ
ミング図である。 １１……ROM、３１……第１ラツチ回路、３
２……第２ラツチ回路。
ツク図、第２図は第１図の動作説明のために示す
タイミングチヤート、第３図は本発明に係る
ROM出力読出回路の一実施例を示すブロツク
図、第４図は第３図の動作説明のために示すタイ
ミング図である。 １１……ROM、３１……第１ラツチ回路、３
２……第２ラツチ回路。
Claims (1)
- １ ROM（リードオンリーメモリ）の出力側に
設けられ第１ラツチ信号によりROM出力をラツ
チする第１ラツチ回路と、この第１ラツチ回路の
出力を第２ラツチ信号によりラツチする第２ラツ
チ回路と、前記ROMの読出タイミングを決定す
るための制御信号に対してこの制御信号の発生間
隔の最小間隔よりROM読出動作の１基本サイク
ルだけ短い時間遅延した遅延制御信号を生成する
手段と、この手段による遅延制御信号と第１相ク
ロツクとの論理処理により前記第１ラツチ信号を
生成する手段と、前記制御信号の発生タイミング
より１基本サイクル遅れた第２相クロツクに同期
して前記第２ラツチ信号を生成する手段とを具備
することを特徴とするROM出力読出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181801A JPS5883390A (ja) | 1981-11-13 | 1981-11-13 | Ｒｏｍ出力読出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181801A JPS5883390A (ja) | 1981-11-13 | 1981-11-13 | Ｒｏｍ出力読出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883390A JPS5883390A (ja) | 1983-05-19 |
| JPS6412040B2 true JPS6412040B2 (ja) | 1989-02-28 |
Family
ID=16107084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181801A Granted JPS5883390A (ja) | 1981-11-13 | 1981-11-13 | Ｒｏｍ出力読出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883390A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68928341T2 (de) * | 1988-12-05 | 1998-01-29 | Texas Instruments Inc | Integrierte Schaltungskonfiguration mit schneller örtlicher Zugriffszeit |
-
1981
- 1981-11-13 JP JP56181801A patent/JPS5883390A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5883390A (ja) | 1983-05-19 |
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