JPS5883390A - Ｒｏｍ出力読出回路 - Google Patents
Ｒｏｍ出力読出回路Info
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- JPS5883390A JPS5883390A JP56181801A JP18180181A JPS5883390A JP S5883390 A JPS5883390 A JP S5883390A JP 56181801 A JP56181801 A JP 56181801A JP 18180181 A JP18180181 A JP 18180181A JP S5883390 A JPS5883390 A JP S5883390A
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- JP
- Japan
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- output
- rom
- latch
- signal
- circuit
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＲＯＭ （リードオンリーメモリ）の出力をラ
ッチするためのＲＯＭ出力読出回路に関する。
ッチするためのＲＯＭ出力読出回路に関する。
第１図はたとえばｉイクロコンビ具−夕における１１０
Ｍ部の従来例を示すものであシ、１１はたとえばグイチ
ャック型のＲｏｙｘ、ｘｚｈアドレスデコーダ、ＩＪ拡
小出力ラッチ回路ある。
Ｍ部の従来例を示すものであシ、１１はたとえばグイチ
ャック型のＲｏｙｘ、ｘｚｈアドレスデコーダ、ＩＪ拡
小出力ラッチ回路ある。
φ、□祉アドレスデコー／１２のプリチャージ信号、φ
１゜つはＲＯＭ Ｊ Ｊのプリチャージ信号、φ１はラ
ッチ回路１３のラッチ信号、φ１はアドレスデコーダ１
ｚの駆動信号であり、これらはたとえば第２図に示すタ
イミングで発生している。
１゜つはＲＯＭ Ｊ Ｊのプリチャージ信号、φ１はラ
ッチ回路１３のラッチ信号、φ１はアドレスデコーダ１
ｚの駆動信号であり、これらはたとえば第２図に示すタ
イミングで発生している。
表か、第２図中、φ宜およびφ雪は二相のクロックであ
、９、ＲＴＮはマイクロコンビエータのＣＰＵのある命
令サイクルの最後の基本サイクルで上記り四ツクφ１に
同期して発生する制御信号たとえばリターン信号、ＲＴ
Ｎｌは上記ＲＴＮに対応するり費ツクφ雪に続くクロク
クφ重まで上記ＲＴＮが遅延したリターン信号、ＲＴＮ
、は上記ＲＴＮ、に対応するクロックφｌに続くクロッ
クφ３まで上記ＲＴＮ １が遅延した、換言すれば前記
ＲＴＮが１ビツト（基本サイクル）分遅延したリターン
信号である。ここで、前記駆動信号φ１は、リターン信
号ＲＴＮ。
、９、ＲＴＮはマイクロコンビエータのＣＰＵのある命
令サイクルの最後の基本サイクルで上記り四ツクφ１に
同期して発生する制御信号たとえばリターン信号、ＲＴ
Ｎｌは上記ＲＴＮに対応するり費ツクφ雪に続くクロク
クφ重まで上記ＲＴＮが遅延したリターン信号、ＲＴＮ
、は上記ＲＴＮ、に対応するクロックφｌに続くクロッ
クφ３まで上記ＲＴＮ １が遅延した、換言すれば前記
ＲＴＮが１ビツト（基本サイクル）分遅延したリターン
信号である。ここで、前記駆動信号φ１は、リターン信
号ＲＴＮ。
とクロックφ！との論理積出力でアシ、前記ラッチ信号
φ８はリターン信号ＲＴＮ １とクロックφ意との論理
積出力である。
φ８はリターン信号ＲＴＮ １とクロックφ意との論理
積出力である。
上記ＲＯＭ部においては、リターン信号ＲＴＮ。
に同期しているプリチャージ信号φＡＤＩ ’φ１゜つ
によシアドレスデコーダ１２、ＲＯＭ１１１）Ｚプリチ
ャージされたのち、駆動信号φ１によシアドレス入力信
号Ａ、に応じ九ＲＯＭ １１ （！＞アドレス指定がな
され、ＲＯＭ Ｊ Ｚは出力可能な状態になる。
によシアドレスデコーダ１２、ＲＯＭ１１１）Ｚプリチ
ャージされたのち、駆動信号φ１によシアドレス入力信
号Ａ、に応じ九ＲＯＭ １１ （！＞アドレス指定がな
され、ＲＯＭ Ｊ Ｚは出力可能な状態になる。
そして、次に発生するラッチ信号φ１によｊｉ） ＲＯ
Ｍ１１の出力ラッチ回路１３にラッチされる。
Ｍ１１の出力ラッチ回路１３にラッチされる。
ところで、上述したラッチ信号φ８は、第２図に示すよ
うにリターン信号ＲＴＮが４ビツト（たとえば１マシン
サイクル）間隔で発生するような場合には、駆動信号φ
７よｊ５ ＲＯＭ １１が出力可能な状態になってから
４ビツト後に発生するので、ＲＯＭ出力がディスチャー
ジされてしまわない前にラッチすることができる。しか
し、あるオペコードの処理においては、リターン信号Ｒ
ＴＮが８ビツト（たとえば２マシンサイクル）Ｋ１回し
か発生しない場合があシ、この場合にはリターン信号Ｒ
ＴＮ１ ｅ ｎＴＮ＊ 、駆動信号φ７、ラッチ信号φ
１、プリチャージ信号φＡＤＩ ＃φ、。つもそれぞれ
８ビツトに１回しか発生しなくなる。このため、駆動信
号φ１によシＲＯＭ Ｉ Ｊが出力可能な状態になって
から８ビツト後にラッチ信号φ８が発生したときには、
ＲＯＭ出力がディスチャージしてしまうていて正常なラ
ッチが行われなく表ることがある。
うにリターン信号ＲＴＮが４ビツト（たとえば１マシン
サイクル）間隔で発生するような場合には、駆動信号φ
７よｊ５ ＲＯＭ １１が出力可能な状態になってから
４ビツト後に発生するので、ＲＯＭ出力がディスチャー
ジされてしまわない前にラッチすることができる。しか
し、あるオペコードの処理においては、リターン信号Ｒ
ＴＮが８ビツト（たとえば２マシンサイクル）Ｋ１回し
か発生しない場合があシ、この場合にはリターン信号Ｒ
ＴＮ１ ｅ ｎＴＮ＊ 、駆動信号φ７、ラッチ信号φ
１、プリチャージ信号φＡＤＩ ＃φ、。つもそれぞれ
８ビツトに１回しか発生しなくなる。このため、駆動信
号φ１によシＲＯＭ Ｉ Ｊが出力可能な状態になって
から８ビツト後にラッチ信号φ８が発生したときには、
ＲＯＭ出力がディスチャージしてしまうていて正常なラ
ッチが行われなく表ることがある。
すなわち、従来は、ＲＯＭの読出タイ之ングの決定に関
与する制御信号（本例ではリターン信号ＲＴＮ ）が４
ビツトに１回とか８ビツトに１回というように不規則に
発生した場合には、正常Ｋ ＲＯＭ出力を２ツチするこ
とができなかった。
与する制御信号（本例ではリターン信号ＲＴＮ ）が４
ビツトに１回とか８ビツトに１回というように不規則に
発生した場合には、正常Ｋ ＲＯＭ出力を２ツチするこ
とができなかった。
本発明は上記の欠点を除去すべくなされたもので、ＲＯ
Ｍの読出タイ建ングの決定に関与する制御信号が不規則
に発生するとしても、その発生間隔の最小間隔よシもＲ
ＯＭ読出動作の１基本サイクルだけ短い時間遅延した第
１ラツチ信号によ、９ ＲＯＭ出力をラッチし、次のア
ドレス指定に先立って第２のラッチ信号により上記ラッ
チ内容をラッチして出力するような２段ラッチを行なう
ことＫよって、ＲＯＭ出力を正確にラッチし得るＲＯＭ
出力読出回路を提供するものである。
Ｍの読出タイ建ングの決定に関与する制御信号が不規則
に発生するとしても、その発生間隔の最小間隔よシもＲ
ＯＭ読出動作の１基本サイクルだけ短い時間遅延した第
１ラツチ信号によ、９ ＲＯＭ出力をラッチし、次のア
ドレス指定に先立って第２のラッチ信号により上記ラッ
チ内容をラッチして出力するような２段ラッチを行なう
ことＫよって、ＲＯＭ出力を正確にラッチし得るＲＯＭ
出力読出回路を提供するものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第３図に示すＲＯＭ出力読出回路は、第１図を参照して
前述した回路に比べて、出力う、チ回路を第１ラッチ回
路３１および第２ラッチ回路３２０２段構成にし、第２
１）ツチ回路３２には前記ラッチ信号φ８を供給し、前
記リターン信号ＲＴＮの発生間隔の最小間隔（４ビツト
）よ〕ＩＲＴＮｓとクロックφ１との論理積出力である
ラッチ信号φ、を前記第１ラッチ回路Ｊ１に供給するよ
うにした点が異な）、その他は同じであるから第３図中
第１図と同一部分は同一符号を付してそＯＩ！明を省略
する。なお、上記第２ラッチ回路３２社第１図のラッチ
回路１３に和尚する。
前述した回路に比べて、出力う、チ回路を第１ラッチ回
路３１および第２ラッチ回路３２０２段構成にし、第２
１）ツチ回路３２には前記ラッチ信号φ８を供給し、前
記リターン信号ＲＴＮの発生間隔の最小間隔（４ビツト
）よ〕ＩＲＴＮｓとクロックφ１との論理積出力である
ラッチ信号φ、を前記第１ラッチ回路Ｊ１に供給するよ
うにした点が異な）、その他は同じであるから第３図中
第１図と同一部分は同一符号を付してそＯＩ！明を省略
する。なお、上記第２ラッチ回路３２社第１図のラッチ
回路１３に和尚する。
上記構成において、いまリターン信号ＲＴＮが第４図に
示すように８ビツト毎に発生し九場合であっても、駆動
信号φ１によＪ） ＲＯＭ １１が出力可能状態になっ
てから３ビツト後に発生するラッチ信号φ、によ、９
ＲＯＭ出力が第１ラッチ回路Ｓ１でラッチされるので、
ＲＯＭ出力がディスチャージしてデータが消失してしま
うことはなく、正常にラッチが行われる。そして、上記
ラッチ信号φ、に続き、第４図に示すように本例ではラ
ッチ信号φ、よル６ビット後のクロックφ鳳の前のクー
ツクφ１０タイギングでラッチ信号φ、にょ〕第１ラッ
チ回路３１の出力が第２ラッチ回路２２で２ツチされて
読出出力として導出される。
示すように８ビツト毎に発生し九場合であっても、駆動
信号φ１によＪ） ＲＯＭ １１が出力可能状態になっ
てから３ビツト後に発生するラッチ信号φ、によ、９
ＲＯＭ出力が第１ラッチ回路Ｓ１でラッチされるので、
ＲＯＭ出力がディスチャージしてデータが消失してしま
うことはなく、正常にラッチが行われる。そして、上記
ラッチ信号φ、に続き、第４図に示すように本例ではラ
ッチ信号φ、よル６ビット後のクロックφ鳳の前のクー
ツクφ１０タイギングでラッチ信号φ、にょ〕第１ラッ
チ回路３１の出力が第２ラッチ回路２２で２ツチされて
読出出力として導出される。
まえ、リターン信号ＲＴＮが第２図を参照して前述した
ように４ｋ”ット毎に発生した場合（第４図中点纏て示
す）には、ラッチ信号φ、によるラッチに続いて２ピツ
ト後のクロックφ倉のタイミングでラッチ信号φ１によ
るラックが行われ、次に続くクロックφ１のタイミング
で駆動信号φ１によシ次のアドレス指定が行われるよう
になシ、やは、ｊ ＲＯＭ出力のディスチャージ前に正
常なラッチが行なわれる。
ように４ｋ”ット毎に発生した場合（第４図中点纏て示
す）には、ラッチ信号φ、によるラッチに続いて２ピツ
ト後のクロックφ倉のタイミングでラッチ信号φ１によ
るラックが行われ、次に続くクロックφ１のタイミング
で駆動信号φ１によシ次のアドレス指定が行われるよう
になシ、やは、ｊ ＲＯＭ出力のディスチャージ前に正
常なラッチが行なわれる。
上述したように本発明のＲＯＭ出力読出回路によれば、
リターン信号が４ビツト毎あるいは８ビツト毎に１回と
いうように不規則に発生しても、ＲＯＭが出力可能状態
になってからリターン信号ＲＴＮの発生間隔の最小間隔
よシ１基本サイクルだけ短かい時間後に第１のラッチ信
号φ。
リターン信号が４ビツト毎あるいは８ビツト毎に１回と
いうように不規則に発生しても、ＲＯＭが出力可能状態
になってからリターン信号ＲＴＮの発生間隔の最小間隔
よシ１基本サイクルだけ短かい時間後に第１のラッチ信
号φ。
によ、ｉ ＲＯＭ出力をラッチし、次のアドレス指定に
先立って第２のラッチ信号φ１によシ上記ラッチ内容を
ラッチして出力するような２段ラッチを行なうているの
で、ＲＯＭ出力がディスチャージしてしまう前に正確に
ラッチすることができ、読出出力が正確となシ、この回
路を用いたマイク冒コンビエータ等の正常な動作を得る
ことができる。
先立って第２のラッチ信号φ１によシ上記ラッチ内容を
ラッチして出力するような２段ラッチを行なうているの
で、ＲＯＭ出力がディスチャージしてしまう前に正確に
ラッチすることができ、読出出力が正確となシ、この回
路を用いたマイク冒コンビエータ等の正常な動作を得る
ことができる。
第１図は従来のＲＯＭ出力読出回路を示すブロック図、
第２図は第１図の動作説明のために示すタイミングチャ
ート、第３図は本発明に係るＲＯＭ出力読出回路の一実
施例を示すブロック図、第４図は第３図の動作説明のた
めに示すタイミング図である。
第２図は第１図の動作説明のために示すタイミングチャ
ート、第３図は本発明に係るＲＯＭ出力読出回路の一実
施例を示すブロック図、第４図は第３図の動作説明のた
めに示すタイミング図である。
１１・・・ＲＯＭ、３１・・・第１ラッチ回路、ｊ！−
・・第２ラッチ回路。
・・第２ラッチ回路。
Claims (1)
- ＲＯＭ （リードオンリーメモリ）の出力側に設けられ
第１ラツチ信号によ、９ ＲＯＭ出力をラッチする第１
ラッチ回路と、この第１ラッチ回路の出力を第２ラツチ
信号によシラツチする第２ラッチ回路と、前記ＲＯＭの
読出タイミングを決定するための制御信号に対してこの
制御信号−の発生間隔の最小間隔よｌ ＲＯＭ読出動作
の１基本サイクルだけ短い時間遅延した遅延制御信号を
生成する手段と、この手段による遅延制御信号と第１相
クロツクとの論理処理によ）前記第１ラツチ信号を生成
する手段と、前記制御信号の発生タイミングよシ１基本
すイクル遅れた第２相読出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181801A JPS5883390A (ja) | 1981-11-13 | 1981-11-13 | Ｒｏｍ出力読出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181801A JPS5883390A (ja) | 1981-11-13 | 1981-11-13 | Ｒｏｍ出力読出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883390A true JPS5883390A (ja) | 1983-05-19 |
| JPS6412040B2 JPS6412040B2 (ja) | 1989-02-28 |
Family
ID=16107084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181801A Granted JPS5883390A (ja) | 1981-11-13 | 1981-11-13 | Ｒｏｍ出力読出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883390A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246083A (ja) * | 1988-12-05 | 1990-10-01 | Texas Instr Inc <Ti> | 高速アクセス時間集積回路メモリ・アレイ |
-
1981
- 1981-11-13 JP JP56181801A patent/JPS5883390A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246083A (ja) * | 1988-12-05 | 1990-10-01 | Texas Instr Inc <Ti> | 高速アクセス時間集積回路メモリ・アレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412040B2 (ja) | 1989-02-28 |
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