JPS641815B2 - - Google Patents
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- JPS641815B2 JPS641815B2 JP55110446A JP11044680A JPS641815B2 JP S641815 B2 JPS641815 B2 JP S641815B2 JP 55110446 A JP55110446 A JP 55110446A JP 11044680 A JP11044680 A JP 11044680A JP S641815 B2 JPS641815 B2 JP S641815B2
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- Debugging And Monitoring (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、記憶システム、さらに特定して言え
ば既存のベース・プログラムに新しいコードを加
える記憶システムに関するものである。 記憶機構、特に読取り専用メモリ中に記憶され
ているプログラム・システムを拡張することがし
ばしば望まれるが、プログラムが固定されている
ために起こるいくつかの問題がある。そのうちの
あるものは、新しいプログラムへブランチするた
めの絶対アドレスを要すること、加えられたプロ
グラムを活動化し使用を許可すること、新しいコ
ードを妥当化（有効扱い）すること、および新し
いコードの実行のために準備することによつて生
じるものである。 新しいプログラムへブランチするには特定のア
ドレスが必要なので、アドレスを記憶させること
もできるが、それには、制約がありまた高価な、
恒久記憶スペースを用いることが必要になる。ま
た人間の誤まりによつて該アドレスが入力される
可能性もある。 新しいコードが必ずしも必要とされない、ある
いは許可されないことがあるので、加えられたプ
ログラムの活動化および許可（使用の正当性）が
必要である。記憶モジユールを定期的に加えたり
取除くことは望ましくない。さらに記憶の欠陥に
よつてプログラムが全く出現し得ないことがあり
得る。 また新しいコードを妥当化して、その実行前に
それが適正な場所にある適正コードであることを
保証できるようにすることが望ましい。 新しいコードの実行は、余分のブランチ（分
岐）および連係呼出しによりベース・プログラム
のサイズが不必要に増大し、かつリターンに要す
るフラグおよび入口点の数も増大し得るため、分
岐および連係時間を決定する際に問題をもたら
す。他方、分岐および連係呼出しが余りに少なす
ぎると実行されることが余りに少ないために、新
しいコードが無効になり新しいプログラムを加え
ることによつて得ることの望まれるフレキシビリ
テイーが減少する。 本発明は、前記の問題を回避しつつ、ベース・
プログラムを大規模に変更する必要なしにメモリ
を加えるためのシステムを記述するものである。 制御信号を導くための制御母線ならびに、デー
タ信号およびアドレス信号を導くためのデータ母
線およびアドレス母線を有する、書込み可能記憶
手段により、拡張可能記憶システムに記憶モジユ
ールを加えるための方法は、加えられる記憶モジ
ユールの各境界アドレスに対して一定の値を確定
すること、および各被加（付加）記憶モジユール
を各母線に結合することを含んでいる。各記憶モ
ジユールは、所与の位置に記憶されている基準値
を持ち、書込み可能記憶装置は、システム中の各
記憶モジユールに対応する妥当性信号を記憶して
いる。先ず、妥当性信号をチエツクして、被加
（付加）モジユールが活動状態にあるかどうかを
決定し、次に被加記憶モジユールの所与の記憶位
置から記憶基準値を読取つて、それを所与の基準
値と比較することにより、被加記憶モジユール中
でプログラムが実行される。記憶基準値が所与の
基準値と等しい場合には、プログラム制御が被加
記憶モジユールに転送される。完了したとき被加
記憶モジユール中のプログラムによつてプログラ
ム制御が呼出しプログラムに戻される。 発明の詳細な説明に入る。 第１図に、本発明を実施するためのシステムを
示す。プロセツサ１０は、メモリ・アドレス・レ
ジスタ１１およびメモリ・データ・レジスタ１２
を備えている。メモリ・アドレス・レジスタは、
16ビツト（その各ビツトを2′0〜2′15となずける）
をアドレス母線１４に与える（付録書類の指数化
の項を参照のこと）。第１図のシステムで、上位
４ビツト2′12〜2′15がデコーダ１７に結合され
る。デコーダの出力側は、回線を含む選択母線１
８である。先行技術で周知の、デコーダ１７の作
用により、ある所定の時間には、選択母線上の回
線のうちの一つだけが活動状態となり得る。残り
12個のアドレス・ビツトは、並列に個別メモリ列
に結合される。 データ母線１９は、電型的な場合、８ビツトの
バイトからなるが、プロセツサのメモリ・デー
タ・レジスタ１２に結合されている。データ母線
１９は、データを読取るためあるいは書込むべき
データを書込み可能メモリに与えるため、並列に
各メモリ列に結合されている。制御母線１３も設
けられているが、これは各メモリ列に、読取り／
書込み信号、調時信号などの信号を伝送する。制
御母線も、各メモリ列に並列に結合されている。 アドレス母線の下位12ビツトは、4096のメモリ
位置中から１つを選択することができる。（以後
1000の代りに1024を表わすものとしてＫの文字を
使用する。従つて4096は4Kと書き表わされる。） ベース読取り専用記憶装置１０１は、8Kの位
置を持つものとして示してある。つまり二本の選
択回線１５および１６が、メモリ使用可能信号を
与えるORゲート１０２に結合されている。各メ
モリ列は、２つのメモリ使用可能入力端末をもつ
ものとして示してある。今説明しているシステム
では、メモリ使用可能端末１（ME１）および２
（ME２）は、メモリを使用可能にするために高
次信号を受取らなければならない。（市販されて
いる多くのメモリ列は、メモリ列を使用可能にす
るのに１つの使用可能入力が高次であり、もう１
つの使用可能入力が低次でなければならないよう
な構成になつている。）メモリ列１０１の第２の
メモリ使用可能端末ME２は、メモリの選択には
不必要なため、高電圧に結合されている。選択母
線１８の各回線は、16ビツトのアドレスの上位４
ビツトに応じて特定の4Kアドレス・グループを
選択する。従つて、8Kメモリを使用可能にする
には２本の4K選択回線が必要となる。 第１図のメモリ列１０３は、2K個の位置を含
む読取り／書込みメモリとして示してある。2K
のメモリ位置のうち特定の１つを選択するには、
11本の回線しか必要でないので、2′0〜2′10だけ
をメモリ列１０３のアドレス入力部に結合すれば
よい。メモリ列１０３を選択するには、そのME
２端末を、2′11（11）アドレス逆数母線に結合
する。（アドレス母線から真の信号も逆数の信号
も共に利用できるものと仮定する。） 第２の2Kメモリ列１０４は、（電力損失の場合
にはバツテリー１０５によつて給電される）
CMOS持久メモリとして示してあるが、これは
選択母線１８からのメモリ列１０３と同じ回線に
結合されている。ただし、メモリ列１０４の端末
ME２は、2′11（A11）アドレスの逆回線ではなく
正回線に結合されている。その結果、メモリ列１
０３およびメモリ列１０４の両者によつて表わさ
れる4Kは、選択母線１８からの特定の選択回線
によつて選択されるが、個別（メモリ）列は、ア
ドレスの2′11（A11）ビツトの状態によつて選択
される。 2K個の容量の記憶位置をもつアツド・オン・
メモリ列１０６は、その第２のメモリ使用可能端
末が2′11ビツトに逆に結合された状態で選択母線
１８からの第４の回線に結合されたものとして示
してある。4K個の位置をもつ第２のアツド・オ
ン・メモリ１０７が、その第２使用可能端末が使
用可能正電圧に結合された状態で、選択母線１８
からの別の回線に結合されている。その容量が
4Kであるため、メモリ列１０７を選択するには
選択母線１８からの出力回線のみが必要である。
第２の2K容量のメモリ列を加える場合には、メ
モリ列１０６の第１使用可能端末に結合された母
線１８からの同じ選択回線を新しいメモリ列に
ME１端末に対する入力として使用することがで
き、その場合、ME２端末は2′11の正常ビツトに
結合される。 アドレス母線、制御母線およびデータ母線にそ
れぞれ新しいメモリ列を結合するための、プラグ
１０８，１０９および１１０として示した追加メ
モリ列を結合するための用意が備わつている。選
択母線１８からの選択回線も設けられている。さ
らに次のアツド・オン・メモリ列のための追加的
用意も備わつていると仮定されている。 すなわち、第１図は、どのようにして本発明で
使用するための拡張可能メモリ・システムを構成
することができるかを示すものである。 第１図のCMOSメモリ１０４では、通常はメ
モリ・スペースが制約されており、そのため新し
いメモリ・モジユールを加えるのに使用されるメ
モリはできるだけ小さくなければならない。また
新しいモジユールを加えるのに、必要な主プログ
ラムの中での特殊プログラミングができるだけ少
ないことが望まれる。 第２図は、メモリ・テーブル２２を含む
CMOS書込み可能メモリ１０４の部分マツプを
示したものである。このテーブルは、システムで
使用できる各メモリ・アツド・オン・モジユール
に対応するビツトを記憶させるのに使用される。
以下の説明では、各2K記憶モジユールに対して
１ビツトが記憶されるものと仮定する。ただし、
別のやり方としてこのテーブルが、各アツド・オ
ン記憶モジユールの開始アドレスを含むようにす
ることもできるが、それには１つ以上の追加的記
憶スペースが必要である。例えば、16ビツトから
なるアドレスでは、各アツド・オン記憶モジユー
ルにつき２つのバイトが必要となるが、一方各モ
ジユール当り１ビツトを使用すれば、８モジユー
ルにつき、僅か１バイトで済む。 このテーブル中で、被加（付加）モジユールが
活動状態にあり、あるいは許可されていれば、そ
れに対応するビツトがセツトされ、対応するアツ
ド・オン・モジユール中のプログラムが許可され
ていずあるいは活動状態になければビツトがリセ
ツトされる。アドレスが記憶されている場合、非
ゼロのアドレスは許可されたアツド・オン記憶モ
ジユールを示すことになる。アツド・オン・プロ
グラムの一例は、プロセツサ制御式複写機中の複
写機付属機構を制御するためのプログラムであ
る。顧客がその付属機構を選ばず、つまりそれに
対して支払わないことを決定した場合、付属機構
は許可されない。 CMOS書込み可能メモリ１０４中のスペース
を節約するため、アツド・オン・プログラムに伝
送する必要のあるアドレスは、以下に詳しく説明
するようにして計算する。 第３図は、第１位置がモジユール自体の第１ア
ドレスを記憶することを示す、アツド・オン・モ
ジユールのメモリ・マツプである。プログラム・
モジユールがテーブルを含む場合には、ユーザ
ー・プログラムによつてテーブルへのアクセスが
可能となるように、テーブル・アドレスを第１ア
ドレスから所定の分だけ桁ずらしまたは変位させ
た位置に記憶することができる。これについて、
次により詳しく説明する。 記憶モジユールのもう１つの確認手段を与える
ため、検査文字も記憶されている。検査文字は、
循環冗長検査、モジユーロ−Ｎ剰余カウンタ、あ
るいはブロツク・パリテイー文字とすることがで
きる。これらの種類の検査文字は、先行技術で周
知のものである。剰余カウンタについては、検査
プログラムが各記憶位置中の値を、記憶位置中の
ビツト数に等しい、通常は８ビツトのビツト数の
みを保存して、二進数であるかのようにしてみな
して加算する。カウント終了時に、８ビツトの値
は記憶位置の全合計を256で割つた後の剰余を表
わす。従つて、検査文字以外の全ての記憶位置を
加算すると検査文字が得られ、これを被加プログ
ラム中のコードの妥当性を検査するために、上記
剰余と比較することができる。同様にして、モジ
ユーロ−２カウンタは、各記憶位置のバイト中の
各ビツトに対して使用することができ各バイトが
モジユーロ−２カウンタに加えられて、検査文字
が到達したとき、パリテイー・ビツトが検査文字
と等しくなる。これは、検査文字を含めて各バイ
トを次々に累算器中へ排他的論理和することによ
つて行なえる。ゼロ結果によつてコードが検査さ
れる。先に指摘したように、これらのシステムは
先行技術で周知のものであり、これ以上詳しく説
明する必要はない。 第３図には、メモリ終了時の文字またはバイト
数を不確定なものとして示したが、CRCまたは
その他の検査文字をモジユール内の任意の位置に
置くことができる。唯一の制約は、文字検査なら
びにその他の基準文字が固定位置に、あるいは固
定ポインターによつて定義される位置になければ
ならないことである。１つの具体形では、アツ
ド・オン・モジユールの最初の７バイトがXX
CCCC PPPP QQQQとして編成されている。こ
こでXXはアドレスの高次16進デジツト（低次は
常にゼロ）、CCCCはCRC検査文字を含む４つの
16進デジツト（２バイト）、PPPPおよびQQQQ
はテーブル用などの２つの２バイト・ポインター
である。 第４図には、本発明を実施するためのプログラ
ム用流れ線図が、端末ノードとして呼出しとリタ
ーンではなく開始と終了（ノード）ともつインラ
イン・プロセスとして示してある。CMOS書込
み可能メモリ中のテーブルは、ブール列を構成し
ており、その位置はここで説明しようとするプロ
セスに対して大域（共通。ローカルの反対。）と
みなされる。開始ステツプ41で、ポインターｉが
１の値にセツトされる。次に、ステツプ42でｉ番
目の列の値がチエツクされる。先に指摘したよう
にこれは１ビツトまたは16ビツトであり得る。ス
テツプ42で行なわれるチエツクによつて、ｉ番目
の列の入力がゼロであるか否かが決定される。ゼ
ロでない場合には、対応するモジユールは、活動
状態であるとみなされ、ｉ番目のモジユールの第
１位置を読取るステツプ43が実施される。読取ら
れたデータが基準値と比較される。ここで説明し
ている具体形では、データおよび基準は、特定の
記憶モジユールの第１アドレス位置である。ステ
ツプ４４でこれらの値が等しい場合には、ｉ番目
のプログラムに対する呼出し（分岐および連係）
が実施されステツプ45に示されるようにｉ番目の
プログラムが実行される。アツド・オン・プログ
ラムにはリターンが備わつており、プログラム制
御が呼出し命令の次の命令に再記憶されるように
なつている。 ｉ番目のアツド・オン・プログラムが終了する
と、ステツプ46に戻つて、列テーブル中の最終入
力がチエツク済みであるか否かが決定される。チ
エツク済みの場合には、終端末４７によつて示さ
れるようにプログラムは終了する。そうでない場
合には、ポインターｉの値に１が加えられ、サー
ビス・プログラムがステツプ42で再開する。ステ
ツプ４２で被加プログラムが活動状態でないこと
を列中の入力が示す場合あるいはステツプ44で読
取られたデータが基準データと一致しない場合に
は最終チエツク・ステツプ46が実施され、ｉ番目
のモジユール・プログラムの実行が飛越される。 以下に、妥当性検査を実施するためのアルゴル
語による２つの検査サブルーチンが示してある。
最初のものはVERSであり、適当なモジユールの
第１位置をチエツクして、そこに記憶されている
アドレスがモジユールのアドレスと等しいかどう
かを決定する。等しい場合には、検査ビツトＶが
セツトされる。そうでない場合にはＶがリセツト
され、サブルーチンが呼出しプログラムに戻る。 もう１つはVERであるが、これは正しい基準
値に対する第１位置をチエツクするだけでなく、
ここでは剰余チエツクとして示した検査チエツク
をも実施する。すなわち、メモリ位置中にある値
が256を法として加算されて、合計（剰余）がモ
ジユールの最終（検査）文字に対してチエツクさ
れる。それらが等しい場合には検査ビツトＶがセ
ツトされる。そうでない場合には、それがリセツ
トされる。 これらの検査ルーチンは、以下に説明するプロ
グラム中で使用される。proc ．VERS（ｊ、Ｖ）integer ｊ；Boolean
Ｖ； Ｖ：if＃（j*2′11＋3*2′12）＝ （j*2′11＋3*2′12） then true else false end VERSproc ．VER（ｊ、Ｖ）integer ｊ、ｋ、
MODSUM、ｐ；Boolean Ｖ； ｋ：＝j*2′11＋3*2′12； if＃(k)≠ｋ then（begin Ｖ：＝false； return end） MODSUM：＝０； for ｐ：＝ｋ step １ until ｋ＋2′12−
１ do MODSUM：＝rem（（MODSUM＋
＃（ｐ））、2′8）； Ｖ：＝if＃（ｐ＋１）＝MODSUM then
true else false end VER 以下に、第４図に示したプログラム・ステツプ
を実施するためのアルゴル・プログラムを示す。
添付の付属書類には、本発明の説明に使用した標
準アルゴル60からの字訳をリストしてある。プロ
グラム中で、プール列Ａ（CMOSテーブル）は、
列が整数ｎの値であり、プロシージヤに対して大
域であることを示すために、プロシージヤの外側
に示してある。forステートメントは、１からｎ
までのｉの値に対して実施される。このforステ
ートメントは、第４図のステツプ41、46および48
を実施する。go to値は、列Ａのｉ番目の要素が
真である（ｉ番目のビツトがセツトされている）
場合にプログラムが実例式によつて計算される
＃で示されるような絶対アドレスに飛越すことを
示す、条件ステートメントである。 この実例式は、第１図のシステムについて行な
うべき計算を例示したものである。第１図からわ
かるように、メモリは12Kの位置について責任を
もつ固定モジユールを備えている。従つて、アツ
ド・オン・メモリ位置は12K（12288）の後から始
まる2Kステツプである。2′11値（2K）にｉの値
がかけられ、それにｉ番目のモジユールの第１ア
ドレスに対するgo toステートメントを示す2′12
が３度加えられる。2′11値は2K境界増分を与え、
3*2′12は最初の12K固定位置によつて生じる12K
のオフセツトをもたらす。Boolean array Ａ［１：ｎ］ …proc ．CHKRUN（Ａ、ｎ）integer ｉ；
Boolean Ｖ； for ｉ＝１ step １ until ｎ do if Ａ［ｉ］then begin vers（ｉ、Ｖ）； go to if−Ｖ then return else ＃（i*2′11＋3*2′12） end end CHKRUN 第５図の流れ線図は、より大規模なプログラム
の一部の流れ線図で本発明を実施する別のやり方
を示したものである。星印５１は、本発明には関
係しない別のプログラミングを示している。この
プログラムは、アツド・オン・プログラムの使用
できる複写機のような機械は操作させるラン・プ
ログラムの一部として示してある。他のコーデイ
ング５１に続いて、ステツプ５２でポインターｉ
が１にセツトされる。ステツプ53は、ｉ番目のモ
ジユールが妥当か否かをチエツクする。これは数
個のテストを含むことができる。この例では、そ
の第１記憶位置がそのアドレスに等しく更に上記
手段の何れか、例えば循環冗長検査、ブロツク・
パリテイー検査、剰余カウンターなどによるコー
ドの検査（結果）に合格した場合に、ｉ番目のモ
ジユールは妥当とみなされる。テストにより、ｉ
番目のモジユールが妥当であり検査済みであるこ
とがわかつた場合、ステツプ54に示すようにｉ番
目のアツド・オン・プログラムが呼出される。 呼出しプログラムによつて呼出されたｉ番目の
アツド・オン・プログラムは、CMOSメモリ中
の許可ビツトを検査するためのルーチンをそのコ
ーデイングの最初の部分に含んでいる。その許可
ビツトがセツトされていないことをプログラムが
見出すと、プログラムがランされて呼出しプログ
ラムへのリターンを制御し、そこでステツプ55で
これが最後のアツド・オン・プログラムであるか
否かがチエツクされて決定される。そうでない
と、ステツプ56でポインターｉが増分され、上記
の順序が繰返えされる。 ステツプ53では、ｉ番目のモジユールが不当で
あることがわかると、その許可ビツトがステツプ
57でチエツクされる。許可ビツトがセツトされて
いなければ、ステツプ55および56でプログラムが
次のアツド・オン・モジユールを見る。ｉ番目の
モジユールが許可されていると、ステツプ58に示
すように、ログ・エラー（LOGERR）ルーチン
が呼出される。このルーチンは、妥当なコードの
あるべき所に不当なコードのあることの表示を記
憶している。 ステツプ55で、全てのプログラムがテストない
しラン済みであることが決定された後、プログラ
ムは、他のコーデイング５９を続行する。次のア
ルゴル・プログラムは、第５図に示す各ステツプ
を実行するためのプログラムの詳細を示したもの
である。 先のプログラムの場合と同様に、ブール列Ａは
プログラムに対して大域である。この場合もfor
ステートメントは、ステツプ52、55および56に示
すようなポインターの操作を実施する。プール変
数Ｖの値をセツトするため、前に説明したような
検査ルーチンが呼出される。Boolean array Ａ［１：ｎ］… …proc ．VRUN（Ａ、ｎ）integer ｉ；Boolean
Ｖ； for ｉ：＝１ step １ until ｎ do begin ver（ｉ、Ｖ）； go to if Ｖ then＃（i*2′11＋3*2′12） else if Ａ［ｉ］then logerr(i) end end VRUN 呼出されたプログラムは、以下では
ADDONPROGiと示すが、その第１ステートメ
ントの１つとしてセツトされていない場合には、
呼出しプログラムへのリターンを起こさせる、そ
の許可ビツトのテストを含んでいる。Boolean array Ａ［１：ｎ］ …proc ADDONPROGi… if−Ａ［ｉ］then return … LOGERR(i)サブルーチンは詳しく示してない。
これは本発明にとつては補助的なものにすぎず、
事実上、ｉ番目のプログラム・モジユールが誤ま
つていることを記憶するために、値ｉを特定の位
置に記憶するだけである。 第６図には、本発明を実施するための別のプロ
グラムが示してあるが、そこでは、マシンが最初
にオンに切換えられたときに実施される。パワ
ー・オン・リセツト・プログラムなどの予備ルー
チンが各モジユールをテストし、妥当であれば読
取り／書込みメモリのような書込み可能メモリ中
のテーブル中の使用可能ビツトをセツトして、
CMOSメモリ中のスペースを保存する。ステツ
プ51、52、53、57、58、55および56は第５図に示
したものと同様である。ただし、ステツプ64は、
ｉ番目のプログラムを呼出す代りに、使用可能列
Ｅ中の使用可能ビツトをセツトする。その後、プ
ログラム中の適当な所で、ｊ番目の使用可能ビツ
トがテストされて、ｊ番目のモジユール中でプロ
グラムを実施すべきか否かが決定される。使用可
能ビツトがセツトされている場合には、ステツプ
66に示すようにｊ番目のモジユールが呼出され
る。 ｋ番目のプログラムが求められていないことを
マシン条件が示す場合には、プログラムの一部
が、ステツプ67に示すように使用可能ビツトをリ
セツトすることもできる。例えば、ｋ番目のプロ
グラムによつて操作不能であることが後からわか
つた付属機構を制御することができる。PORに
よつてプログラムが使用可能となつているが、こ
れは第６図に示すように後続の事象に照らして使
用禁止にすることができる。 このことについて、以下に適当なアルゴル・プ
ログラム中でより詳しく示す。使用可能列Ｅもプ
ログラムに対して大域であるとみなされる。ステ
ツプ65および66は、これも主プログラム中のある
任意位置でアツド・オン・プログラムを実行する
ために示してある。ステツプ67は、これもｋ番目
のプログラムの使用可能ビツトをリセツトするも
のとして示してある。ここで指摘しておきたいの
は、ｋ番目のプログラムが使用可能でない場合に
はこのステツプは効果されてないか、使用可能と
なつている場合には、このステツプがそのプログ
ラムを使用禁止にすることである。もちろん、プ
ログラムを使用可能にするために後続のステツプ
を使用すべきではない。使用可能ビツトがセツト
されるのは、プログラムが検査済みの場合だけで
ある。先のプログラムの場合と同様に、呼出され
たプログラムがその許可ビツトをチエツクする。
別のやり方として、使用可能ビツトをセツトする
前に許可ビツトをチエツクすることもできる。こ
のような修正は、通常の技術の専門家にとつて、
本発明の教示を与えられておれば自明のことであ
る。Boolean array Ａ［１：ｎ］、Ｅ［１；ｎ］、… …proc ．SPROG（Ａ、Ｅ）integer ｉ；Boolean
Ｖ； for ｉ：＝１ step １ until ｎ do begin ver（ｉ、Ｖ）；Ｅ［ｉ］：＝Ｖ end end SPROG … go to if Ｅ［ｊ］then＃（（ｊ−１）*2′11 ＋3*2′12） … Ｅ［ｋ］：＝if（cond）then false … 付 記 これまで本発明の最良の実施方式を示すために
アルゴル60を使用してきた。コンバイラーは、マ
シン毎に異なり、従つて言語の記号セツトの中で
字訳が可能である。また、あるコンバイラーに対
する原始コードを用いて、別のコンバイラーに対
する原始コードを生成させる翻訳プログラムもあ
る。例えば、アルゴル−フオトラン翻訳プログラ
ムは、次のアルゴルforステートメントを取る。 for v1：＝e1 step v2 until e2 do Ｓ ここで v1、v2＝変数 e1、e2＝式 Ｓ＝ステートメント（複合ステートメントを含
む）であり次のようにしてDOループを生成す
る。 DO 100v1＝e1 TO e2 BY v2 Ｓ 100 CONTINUE ここに含まれるアルゴル・プログラムは、予約
語として下位ケース下線語を使用している。使用
される字訳には次のものが含まれる。 【表】 特殊なコンパイラー命令＃は、絶対アドレスが
命令＃の後の式に等しくコンパイルされることを
示している。例えば＃（i*2′11＋3*2′12）はｉ＝
３のとき、18432に等しい絶対アドレスを生成す
る。もちろん、コンパイラーは、この値を目的マ
シンによつて呼出されたものとして生成する。目
的マシンが16進アドレス指定を使用する場合に
は、上記の値はアドレス4800としてコンパイルさ
れる。 各コンパイラーには、それ自体に標準機能であ
るsqrt（平方根）、sin（サイン）、arctan（アークタ
ンジエント）などの機能プラス特殊機能のライブ
ラリーが備わつている。以下の特殊ライブラリー
機能が、コンバイスによつて実現されるものとし
て仮定してある。 rem（ｘ、Ｙ）：整数ルーチン：ｘをｙで割つた剰
余を与える。 gcd（ｘ、ｙ）：整数ルーチン：ｘとｙの最大公約
数を与える。
ば既存のベース・プログラムに新しいコードを加
える記憶システムに関するものである。 記憶機構、特に読取り専用メモリ中に記憶され
ているプログラム・システムを拡張することがし
ばしば望まれるが、プログラムが固定されている
ために起こるいくつかの問題がある。そのうちの
あるものは、新しいプログラムへブランチするた
めの絶対アドレスを要すること、加えられたプロ
グラムを活動化し使用を許可すること、新しいコ
ードを妥当化（有効扱い）すること、および新し
いコードの実行のために準備することによつて生
じるものである。 新しいプログラムへブランチするには特定のア
ドレスが必要なので、アドレスを記憶させること
もできるが、それには、制約がありまた高価な、
恒久記憶スペースを用いることが必要になる。ま
た人間の誤まりによつて該アドレスが入力される
可能性もある。 新しいコードが必ずしも必要とされない、ある
いは許可されないことがあるので、加えられたプ
ログラムの活動化および許可（使用の正当性）が
必要である。記憶モジユールを定期的に加えたり
取除くことは望ましくない。さらに記憶の欠陥に
よつてプログラムが全く出現し得ないことがあり
得る。 また新しいコードを妥当化して、その実行前に
それが適正な場所にある適正コードであることを
保証できるようにすることが望ましい。 新しいコードの実行は、余分のブランチ（分
岐）および連係呼出しによりベース・プログラム
のサイズが不必要に増大し、かつリターンに要す
るフラグおよび入口点の数も増大し得るため、分
岐および連係時間を決定する際に問題をもたら
す。他方、分岐および連係呼出しが余りに少なす
ぎると実行されることが余りに少ないために、新
しいコードが無効になり新しいプログラムを加え
ることによつて得ることの望まれるフレキシビリ
テイーが減少する。 本発明は、前記の問題を回避しつつ、ベース・
プログラムを大規模に変更する必要なしにメモリ
を加えるためのシステムを記述するものである。 制御信号を導くための制御母線ならびに、デー
タ信号およびアドレス信号を導くためのデータ母
線およびアドレス母線を有する、書込み可能記憶
手段により、拡張可能記憶システムに記憶モジユ
ールを加えるための方法は、加えられる記憶モジ
ユールの各境界アドレスに対して一定の値を確定
すること、および各被加（付加）記憶モジユール
を各母線に結合することを含んでいる。各記憶モ
ジユールは、所与の位置に記憶されている基準値
を持ち、書込み可能記憶装置は、システム中の各
記憶モジユールに対応する妥当性信号を記憶して
いる。先ず、妥当性信号をチエツクして、被加
（付加）モジユールが活動状態にあるかどうかを
決定し、次に被加記憶モジユールの所与の記憶位
置から記憶基準値を読取つて、それを所与の基準
値と比較することにより、被加記憶モジユール中
でプログラムが実行される。記憶基準値が所与の
基準値と等しい場合には、プログラム制御が被加
記憶モジユールに転送される。完了したとき被加
記憶モジユール中のプログラムによつてプログラ
ム制御が呼出しプログラムに戻される。 発明の詳細な説明に入る。 第１図に、本発明を実施するためのシステムを
示す。プロセツサ１０は、メモリ・アドレス・レ
ジスタ１１およびメモリ・データ・レジスタ１２
を備えている。メモリ・アドレス・レジスタは、
16ビツト（その各ビツトを2′0〜2′15となずける）
をアドレス母線１４に与える（付録書類の指数化
の項を参照のこと）。第１図のシステムで、上位
４ビツト2′12〜2′15がデコーダ１７に結合され
る。デコーダの出力側は、回線を含む選択母線１
８である。先行技術で周知の、デコーダ１７の作
用により、ある所定の時間には、選択母線上の回
線のうちの一つだけが活動状態となり得る。残り
12個のアドレス・ビツトは、並列に個別メモリ列
に結合される。 データ母線１９は、電型的な場合、８ビツトの
バイトからなるが、プロセツサのメモリ・デー
タ・レジスタ１２に結合されている。データ母線
１９は、データを読取るためあるいは書込むべき
データを書込み可能メモリに与えるため、並列に
各メモリ列に結合されている。制御母線１３も設
けられているが、これは各メモリ列に、読取り／
書込み信号、調時信号などの信号を伝送する。制
御母線も、各メモリ列に並列に結合されている。 アドレス母線の下位12ビツトは、4096のメモリ
位置中から１つを選択することができる。（以後
1000の代りに1024を表わすものとしてＫの文字を
使用する。従つて4096は4Kと書き表わされる。） ベース読取り専用記憶装置１０１は、8Kの位
置を持つものとして示してある。つまり二本の選
択回線１５および１６が、メモリ使用可能信号を
与えるORゲート１０２に結合されている。各メ
モリ列は、２つのメモリ使用可能入力端末をもつ
ものとして示してある。今説明しているシステム
では、メモリ使用可能端末１（ME１）および２
（ME２）は、メモリを使用可能にするために高
次信号を受取らなければならない。（市販されて
いる多くのメモリ列は、メモリ列を使用可能にす
るのに１つの使用可能入力が高次であり、もう１
つの使用可能入力が低次でなければならないよう
な構成になつている。）メモリ列１０１の第２の
メモリ使用可能端末ME２は、メモリの選択には
不必要なため、高電圧に結合されている。選択母
線１８の各回線は、16ビツトのアドレスの上位４
ビツトに応じて特定の4Kアドレス・グループを
選択する。従つて、8Kメモリを使用可能にする
には２本の4K選択回線が必要となる。 第１図のメモリ列１０３は、2K個の位置を含
む読取り／書込みメモリとして示してある。2K
のメモリ位置のうち特定の１つを選択するには、
11本の回線しか必要でないので、2′0〜2′10だけ
をメモリ列１０３のアドレス入力部に結合すれば
よい。メモリ列１０３を選択するには、そのME
２端末を、2′11（11）アドレス逆数母線に結合
する。（アドレス母線から真の信号も逆数の信号
も共に利用できるものと仮定する。） 第２の2Kメモリ列１０４は、（電力損失の場合
にはバツテリー１０５によつて給電される）
CMOS持久メモリとして示してあるが、これは
選択母線１８からのメモリ列１０３と同じ回線に
結合されている。ただし、メモリ列１０４の端末
ME２は、2′11（A11）アドレスの逆回線ではなく
正回線に結合されている。その結果、メモリ列１
０３およびメモリ列１０４の両者によつて表わさ
れる4Kは、選択母線１８からの特定の選択回線
によつて選択されるが、個別（メモリ）列は、ア
ドレスの2′11（A11）ビツトの状態によつて選択
される。 2K個の容量の記憶位置をもつアツド・オン・
メモリ列１０６は、その第２のメモリ使用可能端
末が2′11ビツトに逆に結合された状態で選択母線
１８からの第４の回線に結合されたものとして示
してある。4K個の位置をもつ第２のアツド・オ
ン・メモリ１０７が、その第２使用可能端末が使
用可能正電圧に結合された状態で、選択母線１８
からの別の回線に結合されている。その容量が
4Kであるため、メモリ列１０７を選択するには
選択母線１８からの出力回線のみが必要である。
第２の2K容量のメモリ列を加える場合には、メ
モリ列１０６の第１使用可能端末に結合された母
線１８からの同じ選択回線を新しいメモリ列に
ME１端末に対する入力として使用することがで
き、その場合、ME２端末は2′11の正常ビツトに
結合される。 アドレス母線、制御母線およびデータ母線にそ
れぞれ新しいメモリ列を結合するための、プラグ
１０８，１０９および１１０として示した追加メ
モリ列を結合するための用意が備わつている。選
択母線１８からの選択回線も設けられている。さ
らに次のアツド・オン・メモリ列のための追加的
用意も備わつていると仮定されている。 すなわち、第１図は、どのようにして本発明で
使用するための拡張可能メモリ・システムを構成
することができるかを示すものである。 第１図のCMOSメモリ１０４では、通常はメ
モリ・スペースが制約されており、そのため新し
いメモリ・モジユールを加えるのに使用されるメ
モリはできるだけ小さくなければならない。また
新しいモジユールを加えるのに、必要な主プログ
ラムの中での特殊プログラミングができるだけ少
ないことが望まれる。 第２図は、メモリ・テーブル２２を含む
CMOS書込み可能メモリ１０４の部分マツプを
示したものである。このテーブルは、システムで
使用できる各メモリ・アツド・オン・モジユール
に対応するビツトを記憶させるのに使用される。
以下の説明では、各2K記憶モジユールに対して
１ビツトが記憶されるものと仮定する。ただし、
別のやり方としてこのテーブルが、各アツド・オ
ン記憶モジユールの開始アドレスを含むようにす
ることもできるが、それには１つ以上の追加的記
憶スペースが必要である。例えば、16ビツトから
なるアドレスでは、各アツド・オン記憶モジユー
ルにつき２つのバイトが必要となるが、一方各モ
ジユール当り１ビツトを使用すれば、８モジユー
ルにつき、僅か１バイトで済む。 このテーブル中で、被加（付加）モジユールが
活動状態にあり、あるいは許可されていれば、そ
れに対応するビツトがセツトされ、対応するアツ
ド・オン・モジユール中のプログラムが許可され
ていずあるいは活動状態になければビツトがリセ
ツトされる。アドレスが記憶されている場合、非
ゼロのアドレスは許可されたアツド・オン記憶モ
ジユールを示すことになる。アツド・オン・プロ
グラムの一例は、プロセツサ制御式複写機中の複
写機付属機構を制御するためのプログラムであ
る。顧客がその付属機構を選ばず、つまりそれに
対して支払わないことを決定した場合、付属機構
は許可されない。 CMOS書込み可能メモリ１０４中のスペース
を節約するため、アツド・オン・プログラムに伝
送する必要のあるアドレスは、以下に詳しく説明
するようにして計算する。 第３図は、第１位置がモジユール自体の第１ア
ドレスを記憶することを示す、アツド・オン・モ
ジユールのメモリ・マツプである。プログラム・
モジユールがテーブルを含む場合には、ユーザ
ー・プログラムによつてテーブルへのアクセスが
可能となるように、テーブル・アドレスを第１ア
ドレスから所定の分だけ桁ずらしまたは変位させ
た位置に記憶することができる。これについて、
次により詳しく説明する。 記憶モジユールのもう１つの確認手段を与える
ため、検査文字も記憶されている。検査文字は、
循環冗長検査、モジユーロ−Ｎ剰余カウンタ、あ
るいはブロツク・パリテイー文字とすることがで
きる。これらの種類の検査文字は、先行技術で周
知のものである。剰余カウンタについては、検査
プログラムが各記憶位置中の値を、記憶位置中の
ビツト数に等しい、通常は８ビツトのビツト数の
みを保存して、二進数であるかのようにしてみな
して加算する。カウント終了時に、８ビツトの値
は記憶位置の全合計を256で割つた後の剰余を表
わす。従つて、検査文字以外の全ての記憶位置を
加算すると検査文字が得られ、これを被加プログ
ラム中のコードの妥当性を検査するために、上記
剰余と比較することができる。同様にして、モジ
ユーロ−２カウンタは、各記憶位置のバイト中の
各ビツトに対して使用することができ各バイトが
モジユーロ−２カウンタに加えられて、検査文字
が到達したとき、パリテイー・ビツトが検査文字
と等しくなる。これは、検査文字を含めて各バイ
トを次々に累算器中へ排他的論理和することによ
つて行なえる。ゼロ結果によつてコードが検査さ
れる。先に指摘したように、これらのシステムは
先行技術で周知のものであり、これ以上詳しく説
明する必要はない。 第３図には、メモリ終了時の文字またはバイト
数を不確定なものとして示したが、CRCまたは
その他の検査文字をモジユール内の任意の位置に
置くことができる。唯一の制約は、文字検査なら
びにその他の基準文字が固定位置に、あるいは固
定ポインターによつて定義される位置になければ
ならないことである。１つの具体形では、アツ
ド・オン・モジユールの最初の７バイトがXX
CCCC PPPP QQQQとして編成されている。こ
こでXXはアドレスの高次16進デジツト（低次は
常にゼロ）、CCCCはCRC検査文字を含む４つの
16進デジツト（２バイト）、PPPPおよびQQQQ
はテーブル用などの２つの２バイト・ポインター
である。 第４図には、本発明を実施するためのプログラ
ム用流れ線図が、端末ノードとして呼出しとリタ
ーンではなく開始と終了（ノード）ともつインラ
イン・プロセスとして示してある。CMOS書込
み可能メモリ中のテーブルは、ブール列を構成し
ており、その位置はここで説明しようとするプロ
セスに対して大域（共通。ローカルの反対。）と
みなされる。開始ステツプ41で、ポインターｉが
１の値にセツトされる。次に、ステツプ42でｉ番
目の列の値がチエツクされる。先に指摘したよう
にこれは１ビツトまたは16ビツトであり得る。ス
テツプ42で行なわれるチエツクによつて、ｉ番目
の列の入力がゼロであるか否かが決定される。ゼ
ロでない場合には、対応するモジユールは、活動
状態であるとみなされ、ｉ番目のモジユールの第
１位置を読取るステツプ43が実施される。読取ら
れたデータが基準値と比較される。ここで説明し
ている具体形では、データおよび基準は、特定の
記憶モジユールの第１アドレス位置である。ステ
ツプ４４でこれらの値が等しい場合には、ｉ番目
のプログラムに対する呼出し（分岐および連係）
が実施されステツプ45に示されるようにｉ番目の
プログラムが実行される。アツド・オン・プログ
ラムにはリターンが備わつており、プログラム制
御が呼出し命令の次の命令に再記憶されるように
なつている。 ｉ番目のアツド・オン・プログラムが終了する
と、ステツプ46に戻つて、列テーブル中の最終入
力がチエツク済みであるか否かが決定される。チ
エツク済みの場合には、終端末４７によつて示さ
れるようにプログラムは終了する。そうでない場
合には、ポインターｉの値に１が加えられ、サー
ビス・プログラムがステツプ42で再開する。ステ
ツプ４２で被加プログラムが活動状態でないこと
を列中の入力が示す場合あるいはステツプ44で読
取られたデータが基準データと一致しない場合に
は最終チエツク・ステツプ46が実施され、ｉ番目
のモジユール・プログラムの実行が飛越される。 以下に、妥当性検査を実施するためのアルゴル
語による２つの検査サブルーチンが示してある。
最初のものはVERSであり、適当なモジユールの
第１位置をチエツクして、そこに記憶されている
アドレスがモジユールのアドレスと等しいかどう
かを決定する。等しい場合には、検査ビツトＶが
セツトされる。そうでない場合にはＶがリセツト
され、サブルーチンが呼出しプログラムに戻る。 もう１つはVERであるが、これは正しい基準
値に対する第１位置をチエツクするだけでなく、
ここでは剰余チエツクとして示した検査チエツク
をも実施する。すなわち、メモリ位置中にある値
が256を法として加算されて、合計（剰余）がモ
ジユールの最終（検査）文字に対してチエツクさ
れる。それらが等しい場合には検査ビツトＶがセ
ツトされる。そうでない場合には、それがリセツ
トされる。 これらの検査ルーチンは、以下に説明するプロ
グラム中で使用される。proc ．VERS（ｊ、Ｖ）integer ｊ；Boolean
Ｖ； Ｖ：if＃（j*2′11＋3*2′12）＝ （j*2′11＋3*2′12） then true else false end VERSproc ．VER（ｊ、Ｖ）integer ｊ、ｋ、
MODSUM、ｐ；Boolean Ｖ； ｋ：＝j*2′11＋3*2′12； if＃(k)≠ｋ then（begin Ｖ：＝false； return end） MODSUM：＝０； for ｐ：＝ｋ step １ until ｋ＋2′12−
１ do MODSUM：＝rem（（MODSUM＋
＃（ｐ））、2′8）； Ｖ：＝if＃（ｐ＋１）＝MODSUM then
true else false end VER 以下に、第４図に示したプログラム・ステツプ
を実施するためのアルゴル・プログラムを示す。
添付の付属書類には、本発明の説明に使用した標
準アルゴル60からの字訳をリストしてある。プロ
グラム中で、プール列Ａ（CMOSテーブル）は、
列が整数ｎの値であり、プロシージヤに対して大
域であることを示すために、プロシージヤの外側
に示してある。forステートメントは、１からｎ
までのｉの値に対して実施される。このforステ
ートメントは、第４図のステツプ41、46および48
を実施する。go to値は、列Ａのｉ番目の要素が
真である（ｉ番目のビツトがセツトされている）
場合にプログラムが実例式によつて計算される
＃で示されるような絶対アドレスに飛越すことを
示す、条件ステートメントである。 この実例式は、第１図のシステムについて行な
うべき計算を例示したものである。第１図からわ
かるように、メモリは12Kの位置について責任を
もつ固定モジユールを備えている。従つて、アツ
ド・オン・メモリ位置は12K（12288）の後から始
まる2Kステツプである。2′11値（2K）にｉの値
がかけられ、それにｉ番目のモジユールの第１ア
ドレスに対するgo toステートメントを示す2′12
が３度加えられる。2′11値は2K境界増分を与え、
3*2′12は最初の12K固定位置によつて生じる12K
のオフセツトをもたらす。Boolean array Ａ［１：ｎ］ …proc ．CHKRUN（Ａ、ｎ）integer ｉ；
Boolean Ｖ； for ｉ＝１ step １ until ｎ do if Ａ［ｉ］then begin vers（ｉ、Ｖ）； go to if−Ｖ then return else ＃（i*2′11＋3*2′12） end end CHKRUN 第５図の流れ線図は、より大規模なプログラム
の一部の流れ線図で本発明を実施する別のやり方
を示したものである。星印５１は、本発明には関
係しない別のプログラミングを示している。この
プログラムは、アツド・オン・プログラムの使用
できる複写機のような機械は操作させるラン・プ
ログラムの一部として示してある。他のコーデイ
ング５１に続いて、ステツプ５２でポインターｉ
が１にセツトされる。ステツプ53は、ｉ番目のモ
ジユールが妥当か否かをチエツクする。これは数
個のテストを含むことができる。この例では、そ
の第１記憶位置がそのアドレスに等しく更に上記
手段の何れか、例えば循環冗長検査、ブロツク・
パリテイー検査、剰余カウンターなどによるコー
ドの検査（結果）に合格した場合に、ｉ番目のモ
ジユールは妥当とみなされる。テストにより、ｉ
番目のモジユールが妥当であり検査済みであるこ
とがわかつた場合、ステツプ54に示すようにｉ番
目のアツド・オン・プログラムが呼出される。 呼出しプログラムによつて呼出されたｉ番目の
アツド・オン・プログラムは、CMOSメモリ中
の許可ビツトを検査するためのルーチンをそのコ
ーデイングの最初の部分に含んでいる。その許可
ビツトがセツトされていないことをプログラムが
見出すと、プログラムがランされて呼出しプログ
ラムへのリターンを制御し、そこでステツプ55で
これが最後のアツド・オン・プログラムであるか
否かがチエツクされて決定される。そうでない
と、ステツプ56でポインターｉが増分され、上記
の順序が繰返えされる。 ステツプ53では、ｉ番目のモジユールが不当で
あることがわかると、その許可ビツトがステツプ
57でチエツクされる。許可ビツトがセツトされて
いなければ、ステツプ55および56でプログラムが
次のアツド・オン・モジユールを見る。ｉ番目の
モジユールが許可されていると、ステツプ58に示
すように、ログ・エラー（LOGERR）ルーチン
が呼出される。このルーチンは、妥当なコードの
あるべき所に不当なコードのあることの表示を記
憶している。 ステツプ55で、全てのプログラムがテストない
しラン済みであることが決定された後、プログラ
ムは、他のコーデイング５９を続行する。次のア
ルゴル・プログラムは、第５図に示す各ステツプ
を実行するためのプログラムの詳細を示したもの
である。 先のプログラムの場合と同様に、ブール列Ａは
プログラムに対して大域である。この場合もfor
ステートメントは、ステツプ52、55および56に示
すようなポインターの操作を実施する。プール変
数Ｖの値をセツトするため、前に説明したような
検査ルーチンが呼出される。Boolean array Ａ［１：ｎ］… …proc ．VRUN（Ａ、ｎ）integer ｉ；Boolean
Ｖ； for ｉ：＝１ step １ until ｎ do begin ver（ｉ、Ｖ）； go to if Ｖ then＃（i*2′11＋3*2′12） else if Ａ［ｉ］then logerr(i) end end VRUN 呼出されたプログラムは、以下では
ADDONPROGiと示すが、その第１ステートメ
ントの１つとしてセツトされていない場合には、
呼出しプログラムへのリターンを起こさせる、そ
の許可ビツトのテストを含んでいる。Boolean array Ａ［１：ｎ］ …proc ADDONPROGi… if−Ａ［ｉ］then return … LOGERR(i)サブルーチンは詳しく示してない。
これは本発明にとつては補助的なものにすぎず、
事実上、ｉ番目のプログラム・モジユールが誤ま
つていることを記憶するために、値ｉを特定の位
置に記憶するだけである。 第６図には、本発明を実施するための別のプロ
グラムが示してあるが、そこでは、マシンが最初
にオンに切換えられたときに実施される。パワ
ー・オン・リセツト・プログラムなどの予備ルー
チンが各モジユールをテストし、妥当であれば読
取り／書込みメモリのような書込み可能メモリ中
のテーブル中の使用可能ビツトをセツトして、
CMOSメモリ中のスペースを保存する。ステツ
プ51、52、53、57、58、55および56は第５図に示
したものと同様である。ただし、ステツプ64は、
ｉ番目のプログラムを呼出す代りに、使用可能列
Ｅ中の使用可能ビツトをセツトする。その後、プ
ログラム中の適当な所で、ｊ番目の使用可能ビツ
トがテストされて、ｊ番目のモジユール中でプロ
グラムを実施すべきか否かが決定される。使用可
能ビツトがセツトされている場合には、ステツプ
66に示すようにｊ番目のモジユールが呼出され
る。 ｋ番目のプログラムが求められていないことを
マシン条件が示す場合には、プログラムの一部
が、ステツプ67に示すように使用可能ビツトをリ
セツトすることもできる。例えば、ｋ番目のプロ
グラムによつて操作不能であることが後からわか
つた付属機構を制御することができる。PORに
よつてプログラムが使用可能となつているが、こ
れは第６図に示すように後続の事象に照らして使
用禁止にすることができる。 このことについて、以下に適当なアルゴル・プ
ログラム中でより詳しく示す。使用可能列Ｅもプ
ログラムに対して大域であるとみなされる。ステ
ツプ65および66は、これも主プログラム中のある
任意位置でアツド・オン・プログラムを実行する
ために示してある。ステツプ67は、これもｋ番目
のプログラムの使用可能ビツトをリセツトするも
のとして示してある。ここで指摘しておきたいの
は、ｋ番目のプログラムが使用可能でない場合に
はこのステツプは効果されてないか、使用可能と
なつている場合には、このステツプがそのプログ
ラムを使用禁止にすることである。もちろん、プ
ログラムを使用可能にするために後続のステツプ
を使用すべきではない。使用可能ビツトがセツト
されるのは、プログラムが検査済みの場合だけで
ある。先のプログラムの場合と同様に、呼出され
たプログラムがその許可ビツトをチエツクする。
別のやり方として、使用可能ビツトをセツトする
前に許可ビツトをチエツクすることもできる。こ
のような修正は、通常の技術の専門家にとつて、
本発明の教示を与えられておれば自明のことであ
る。Boolean array Ａ［１：ｎ］、Ｅ［１；ｎ］、… …proc ．SPROG（Ａ、Ｅ）integer ｉ；Boolean
Ｖ； for ｉ：＝１ step １ until ｎ do begin ver（ｉ、Ｖ）；Ｅ［ｉ］：＝Ｖ end end SPROG … go to if Ｅ［ｊ］then＃（（ｊ−１）*2′11 ＋3*2′12） … Ｅ［ｋ］：＝if（cond）then false … 付 記 これまで本発明の最良の実施方式を示すために
アルゴル60を使用してきた。コンバイラーは、マ
シン毎に異なり、従つて言語の記号セツトの中で
字訳が可能である。また、あるコンバイラーに対
する原始コードを用いて、別のコンバイラーに対
する原始コードを生成させる翻訳プログラムもあ
る。例えば、アルゴル−フオトラン翻訳プログラ
ムは、次のアルゴルforステートメントを取る。 for v1：＝e1 step v2 until e2 do Ｓ ここで v1、v2＝変数 e1、e2＝式 Ｓ＝ステートメント（複合ステートメントを含
む）であり次のようにしてDOループを生成す
る。 DO 100v1＝e1 TO e2 BY v2 Ｓ 100 CONTINUE ここに含まれるアルゴル・プログラムは、予約
語として下位ケース下線語を使用している。使用
される字訳には次のものが含まれる。 【表】 特殊なコンパイラー命令＃は、絶対アドレスが
命令＃の後の式に等しくコンパイルされることを
示している。例えば＃（i*2′11＋3*2′12）はｉ＝
３のとき、18432に等しい絶対アドレスを生成す
る。もちろん、コンパイラーは、この値を目的マ
シンによつて呼出されたものとして生成する。目
的マシンが16進アドレス指定を使用する場合に
は、上記の値はアドレス4800としてコンパイルさ
れる。 各コンパイラーには、それ自体に標準機能であ
るsqrt（平方根）、sin（サイン）、arctan（アークタ
ンジエント）などの機能プラス特殊機能のライブ
ラリーが備わつている。以下の特殊ライブラリー
機能が、コンバイスによつて実現されるものとし
て仮定してある。 rem（ｘ、Ｙ）：整数ルーチン：ｘをｙで割つた剰
余を与える。 gcd（ｘ、ｙ）：整数ルーチン：ｘとｙの最大公約
数を与える。
第１図は本発明を利用することのできるメモ
リ・システムの構成図、第２図は書込み可能メモ
リの妥当性テーブル構成図、第３図は被加記憶モ
ジユールのメモリ配置図、第４図は本発明の方法
を実施するためのプログラムの流れ線図、第５図
は本発明を実施するための他の流れ線図、第６図
は本発明を実施するための第３の方法の流れ線図
の一部である。 １０……プロセツサ、１１……メモリ・アドレ
ス・レジスタ、１２……メモリ・データ・レジス
タ、１４……アドレス母線、１７……デコーダ。
リ・システムの構成図、第２図は書込み可能メモ
リの妥当性テーブル構成図、第３図は被加記憶モ
ジユールのメモリ配置図、第４図は本発明の方法
を実施するためのプログラムの流れ線図、第５図
は本発明を実施するための他の流れ線図、第６図
は本発明を実施するための第３の方法の流れ線図
の一部である。 １０……プロセツサ、１１……メモリ・アドレ
ス・レジスタ、１２……メモリ・データ・レジス
タ、１４……アドレス母線、１７……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ データ処理装置と、該データ処理装置のプロ
グラムを収容しているメモリと、該メモリに接続
されていてアドレスや他の情報を伝える複数の母
線と、任意のメモリを指定するためのアドレスを
該母線のうちの１つに生じるアドレス装置とを含
むシステムにおける追加のプログラムを収容して
いる読取り専用付加メモリを付加した際の読取り
専用付加メモリの検査方式であつて、 それぞれ固有のアドレスが付けられた１つ以上
の読取り専用付加メモリを他のメモリと並列的に
上記母線に接続し、 上記１つ以上の読取り専用付加メモリの各読取
り専用付加メモリの固有のアドレスと、該読取り
専用付加メモリの記憶内容に予定の検査技法を適
用して生成した検査文字とを、該読取り専用付加
メモリの第１及び第２の所定記憶位置に記憶して
おき、 上記データ処理装置のプログラムから上記１つ
以上の読取り専用付加メモリのうちの１つの読取
り専用付加メモリ内のプログラムへ制御を移す要
求が生じる際には、該読取り専用付加メモリの上
記第１の所定記憶位置から読取られる情報が該読
取り専用付加メモリの固有のアドレスに一致する
か否かを調べる第１の検査と、該読取り専用付加
メモリの記憶内容に上記予定の検査技法を適用し
て生成される検査文字が上記第２の所定記憶位置
から読取られる検査文字に一致するか否かを調べ
る第２の検査とを行い、該第１及び第２の検査の
両方において一致が認められるときだけ、上記要
求を受け入れる ことを特徴とする読取り専用付加メモリの検査方
式。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/089,799 US4321667A (en) | 1979-10-31 | 1979-10-31 | Add-on programs with code verification and control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5668850A JPS5668850A (en) | 1981-06-09 |
| JPS641815B2 true JPS641815B2 (ja) | 1989-01-12 |
Family
ID=22219636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11044680A Granted JPS5668850A (en) | 1979-10-31 | 1980-08-13 | Memoryyadding system including test and control of codes |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4321667A (ja) |
| EP (1) | EP0028312B1 (ja) |
| JP (1) | JPS5668850A (ja) |
| BR (1) | BR8006832A (ja) |
| CA (1) | CA1143859A (ja) |
| DE (1) | DE3069876D1 (ja) |
Families Citing this family (18)
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1979
- 1979-10-31 US US06/089,799 patent/US4321667A/en not_active Expired - Lifetime
-
1980
- 1980-08-13 JP JP11044680A patent/JPS5668850A/ja active Granted
- 1980-08-25 CA CA000358900A patent/CA1143859A/en not_active Expired
- 1980-09-25 DE DE8080105780T patent/DE3069876D1/de not_active Expired
- 1980-09-25 EP EP80105780A patent/EP0028312B1/en not_active Expired
- 1980-10-23 BR BR8006832A patent/BR8006832A/pt unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CA1143859A (en) | 1983-03-29 |
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| US4321667A (en) | 1982-03-23 |
| DE3069876D1 (en) | 1985-02-07 |
| EP0028312B1 (en) | 1984-12-27 |
| EP0028312A1 (en) | 1981-05-13 |
| BR8006832A (pt) | 1981-05-05 |
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