JPS641830B2 - - Google Patents

Description

請求の範囲 １ 複数のバー及びスペースから成り中央バン
ド、入マージン及び出マージン、及びそれらによ
つて分離されたキヤラクタを表わす符号をデコー
ドする符号デコード・システムであつて、 前記符号の隣り合うバーとスペース間の遷移を
表わす１群の信号，を出力する手段２
０と、 隣り合う信号間の間隔を表わすバイナリ・カウ
ントを発生する手段２２と、 前記バイナリ・カウントの各々をバー又はスペ
ースのものとして区別する第１の制御信号
MARKを発生する手段と、連続する前記間隔に
対し複数の所定の関係を適用し、前記所定の関係
を満足したときは各前記間隔を有効又は無効キヤ
ラクタ、入マージン、出マージン又は中央バンド
のいずれかとして表わすデータ信号を発生する第
１の回路手段と、前記データ信号によつて表わさ
れたキヤラクタが有効か無効かを識別する第２の
制御信号EQUALを発生する手段とを含むデコー
ダ手段集積回路チツプ２４と、 記憶手段８１ａ〜８４ｃと、前記第１及び２の
制御信号の発生に応答して前記データ信号を前記
記憶手段に記憶し該記憶されたデータ信号によつ
て表わされる有効及び無効キヤラクタから有効キ
ヤラクタを区別する第２の回路手段とを含むフレ
ーム制御手段集積回路チツプ２８と、 前記第２の回路手段によつて前記有効キヤラク
タを表わすデータ信号が前記記憶手段に記憶され
たとき、前記フレーム制御手段集積回路チツプ２
８から受信した前記有効キヤラクタを表わすデー
タ信号を処理するようにした処理手段３０とを含
み、 前記フレーム制御手段集積回路チツプ２８は該
フレーム制御手段集積回路チツプに対する所定の
数の有効キヤラクタの記憶に応答して、前記処理
手段３０に対し前記有効キヤラクタが記憶された
ことを通知するようにした第３の制御信号
SYMCAPを発生する手段２４７を含み、 前記処理手段３０は前記第３の制御信号の発生
に応答して前記記憶された有効キヤラクタの該処
理手段に対する転送を制御するよう構成した符号
デコード・システム。

技術分野 この発明は、符号のバー及びスペースを表わす
データを発生する発生装置を含み、キヤラクタを
表わす複数のバー及びスペースから成るコード化
された符号をデコートする如き符号デコード・シ
ステムに関する。

背景技術 小売業における販売項目の処理に利用する新た
なデータ識別用の装置として光学走査装置を使用
し、それを用いて読まれるべきデータとして、バ
ー・コード符号又はラベルを使用しようとする傾
向は、食料雑貨業及び関連する小売産業の産業基
準としてユニバーサル・プロダクト・コード
UPCとして知られる特別バー・コードが設定さ
れたことから、広く受け入れられるようになつ
た。UPCのような多重バー・コードでは、各10
進数又はキヤラクタは７ビツトで構成される２対
の縦のバー（暗）及びスペース（明又は空白）か
ら成るパターンで表わされ、バイナリ「１」のビ
ツトは所定幅の暗いモジユール又はバーで表わさ
れ、バイナリ「０」は明るいモジユール又はスペ
ースで表わされる。故に、10進「１」はキヤラク
タ「１」は７ビツト・パターンの0011001によつ
てUPCコードで表わすことができる。そのフオ
ーマツト0011001と一致させて、10進文字「１」
は最初の２ビツト幅のスペースと、それに続く２
ビツト幅のバーと、次の２ビツト幅のスペース
と、最後の１ビツト幅のバーとによつて構成され
る。このシステムの各キヤラクタ又は10進数で
は、合計７モジユール（又は７ビツト）幅の中に
２つ（２組）のバーと２つ（２組）のスペースと
が存在するように構成される。各キヤラクタを構
成するバー又はスペースのそれぞれの幅は、バー
とスペースの合計が７ビツト（又は７モジユー
ル）幅となる限り、１モジユール幅でも、又は２
モジユール、３モジユール、４モジユール幅でも
よい。

UPCのような多重バー・コードは、普通チエ
ツク・アウト・カウンタに設けられた手持走査棒
又はスキヤナ機構の形式の光学スキヤナによつて
読取られる。該光学スキヤナはバー・コード・パ
ターンを走査して、そのバー・コード・パターン
で表わされるキヤラクタを確認するための処理装
置に送信するために、バーとスペースを表わす信
号を発生する。

ここに掲げた種類の符号デコード・システムは
米国特許第3906203号の明細書から知ることがで
きる。この既知のシステムによると、幅で変調さ
れたバー・コードは手動で走査され、別々にバー
及びスペースの比較が行われる。バー及びスペー
スのデコーデイングも別に行われる。読出専用メ
モリーはその比較情報を、各キヤラクタのバー及
びスペースの実際の幅に関するバイナリ情報に変
換する。

発明の開示 この発明の目的は安価に実施することができる
符号デコード・システムを提供することである。

従つて、この発明によると、それは前記データ
に対して所定の関係を供給し、該関係が満足した
ときはいつでも有効キヤラクタ及び無効キヤラク
タを発生する処理回路を含む第１の大規模集種回
路チツプと、前記第１のチツプから受信した有効
キヤラクタと無効キヤラクタとを区別する回路を
含む第２の大規模集積回路チツプと、前記第２の
チツプに接続され前記第２のチツプによる前記有
効キヤラクタの区別に応答して前記有効キヤラク
タを処理するプロセツサ・チツプとを含むことを
特徴とするものである。

以上説明したシステムの利点は、該システムは
認識率を落さずに、相当高速度で動作することが
できるということである。更に他の利点として
は、このシステムはマイクロプロセツサの制御の
もとに動作することができ、その制御は更にこの
システムのための診断ルーチンを発生させる能力
を有するということである。

【図面の簡単な説明】

次に、下記添付図面を参照し、その例により、
この発明の実施例を詳細に説明する。

第１図は、UPCコード符号のような符号又は
コード・ラベルの模式表示を表わす図、 第２図はUPC符号のキヤラクタ構造の模式表
示を表わす図、 第３図は、UPC符号キヤラクタのコードの構
造を表わす図、 第４Ａ図及び第４Ｂ図は、バー・パターンの模
式表示と、変換されたバイナリの対象的信号とを
表わす図、 第５図は、この認識システムに利用されている
バー・コードの寸法関係を例示するための模式表
示を表わす図、 第６図は、パターン認識及び走査システムを構
成する種々のアレイのブロツク図、 第７Ａ図及び第７Ｂ図は、ともに接続されて、
端末機とマイクロプロセツサ・インタフエースと
を含むフレーム制御アレイを表わすブロツク図、 第８図は、入力インタフエース・ロジツクのデ
ータ・ラツチ部を表わす図、 第９図は、入力インタフエース・ロジツクのフ
レーム・デコード部を表わす図、 第１０図は、入力インタフエース・ロジツクの
作用デコード部を表わす図、 第１１図は、フレームφ状態カウンタ・ロジツ
クを表わす図、 第１２図は、INCBφ遅延バツフア・ロジツク
を表わす図、 第１３図は、フレームφ捕獲ロジツクを表わす
図、 第１４図は、フレーム１状態カウンタ・ロジツ
クを表わす図、 第１５図は、INMARG１遅延バツフア・ロジ
ツクを表わす図、 第１６図は、フレーム１捕獲ロジツクを表わす
図、 第１７Ａ図及び第１７Ｂ図は、ともに接続され
てFφAシフト・レジスタ・ロジツクを表わす図、 第１８図は、セグメントが捕獲されたことをマ
イクロプロセツサに警報するロジツク回路を表わ
す図、 第１９図は、SRデータ・バスのSR6データ・
ラインとRSクデータ・ラインとを制御するロジ
ツク回路を表わす図、 第２０図は、セグメントのパリテイ・デイータ
を翻訳するROM用ロジツク回路を表わす図、 第２１図は、周期的符号捕獲ロジツクを表わす
図、 第２２図は、周期的データのクロツキングに協
同するロジツク回路を表わす図、 第２３Ａ図及び第２３Ｂ図は、ともに接続され
て、FφCシフト・レジスタ・ロジツクを表わす
図、 第２４Ａ図乃至第２４Ｃ図はともに接続され
て、マイクロプロセツサ指令デコード・ロジツク
を表わす図、 第２５図は、使用シフト・レジスタ
（SHIFT・REGISTER・USED）、フレーム・リ
セツト（FRAME・RESET）、パリテイ・リード
（PARITY・READ）、チツプ・リセツト
（CHIP・RESET）、及び端末機読出及び書込
（TERMINAL・READ・AND・WRITE）、等
のための各指令を発生するロジツク回路を表わす
図、 第２６図は、リード・パリテイ（READ・
PARITY）とセツト・ノーマージ（SET・
NOMARG）の各指令を発生するロジツク回路を
表わす図、 第２７図は、マイクロプロセツサから端末機に
データを送るロジツク回路を表わす図、 第２８図は、端末機からマイクロプロセツサに
データを送るロジツク回路を表わす図、 第２９図は、マイクロプロセツサと、それに関
係するロジツク回路を表わす図、 第３０図は、周期的に検出されるようなバー・
コード多重符号の模式表示を表わす図、 第３１図は、半導体集積回路に組込まれた第６
図のデコーダ・システムのブロツク図、 第３２図は、スロツト・スキヤナ・ユニツト
と、カウンタ制御チツプの詳細なブロツク図、 第３３Ａ図、第３３Ｂ図、第３３Ｃ図は、とも
に接続されて、ジヨンソン（Jonson）カウンタ
を持つ間隔カウンタ制御回路の詳細なブロツク
図、 第３４Ａ図、第３４Ｂ図、第３４Ｃ図はともに
接続されて、間隔カウンタとFIFO記憶ユニツト
との詳細を表わしたブロツク図、 第３５図は、カウンタ制御ユニツトに使用され
る種々のクロツク信号を発生するカウンタのブロ
ツク図である。

発明を実施するための最良の形態 第１図には、UPC符号又はコード・ラベルの
模式表示が表わされている。該UPC符号は12個
のキヤラクタを構成する１群の明・暗並列バーで
作られる。該12個のキヤラクタのうち、２個のキ
ヤラクタは産業コード及びモジユロ・チエツク・
キヤラクタであり、残る10個のキヤラクタは販売
項目に関係するデータを表わす主コードである。
第１図に表わされているように、そこにはOCR
−Ｂフオントで印字された読取可能な数が付加さ
れている。該UPC符号は、１群の明・暗並列バ
ーの他に、左マージン及び右マージンと呼ばれる
スペース（空白）を該符号の左右両側に含んでい
る。その他UPC符号の特性としては次のような
ものが含まれている。

(1) 符号の全体形状は矩形である。

(2) UPCコードの各キヤラクタは２つの暗バー
と２つの明スペースとによつて表わされる。

(3) 各キヤラクタはモジユールと呼ばれる７個の
等しいデータ要素で構成される。

(4) 各モジユールは明又は暗で良い。

(5) 各バーは１個の暗モジユール又は２個又は３
個又は４個の暗モジユールで構成することがで
き、明スペースも１個のモジユール又は２個又
は３個又は４個の明スペースで構成することが
できる。

(6) 各キヤラクタは独立である。

(7) 符号の最右キヤラクタはモジユロ・チエツ
ク・キヤラクタであり、符号の最左デイジツト
はこの符号がエンコードされたシステムを表示
する。

(8) UPC符号の寸法は可変である。すなわち、
その読取性能に影響を与えずに大きく又は小さ
くすることができる。UPC符号は第１図に表
わされているものと同じ配列を持つ６キヤラク
タのみで構成することができる。

(9) １群の明及び暗の並列バーは左手及び右手の
ガード・バー・パターンの各側部にあるマージ
ンで分離され、UPC符号の中央に設けられた
中央バンド・パターンで分離されている。

第２図には、UPC符号のキヤラクタ構造の模
式表示が表わされている。そこに見られるよう
に、各符号化されたUPCキヤラクタはそれぞれ
異なるモジユール数から成る２個の暗バーと２個
の明スペースとで作られる。黒モジユールに対応
して「１」を割当て、白モジユールに対応して
「０」を割当てることによつて、左手キヤラクタ
は「６」のキヤラクタを示す（0101111）を表わ
し、右手キヤラクタは「０」のキヤラクタを示す
（0001101）を表わす。キヤラクタ・コードの構造
は各キヤラクタによつて独特なものに限定されな
いが、そのキヤラクタが中央バンド・パターンの
どちら側におかれているかによつて異なる。すな
わち、キヤラクタが右側にある場合と左側にある
場合によつて、明モジユールと暗モジユーとが逆
になるように配列される。その結果、第３図に表
わされているように、左手側の各キヤラクタ・コ
ードに含まれている黒モジユールの数は寄数であ
り、右手側の各キヤラクタ・コードに含まれてい
る黒モジユールの数は偶数である。このパリテイ
関係がコードの読取り方向を決定する情報を提供
する。このような配列によつて、左手キヤラクタ
は常に明バーから始まり、右手キヤラクタは常に
暗バーから始まる（左から右への読取り）。キヤ
ラクタ・コードの全構造は第３図の表に表わされ
ている。その表から、左側デイジツトの暗モジユ
ールの数は常に３又は５であり、右手デイジツト
の暗モジユールの数は常に２又は４であるという
ことがわかる。これらの特徴はパリテイ・チエツ
クとして使用される。左側デイジツトは奇数パリ
テイを持ち、右側デイジツトは偶数パリテイを持
つことになる。

キヤラクタが走査された後で、パリテイ値が各
モジユールに割当てられる。故に、第４Ａ図及び
第４Ｂ図に表わされているように、そこに示され
ている方向にモジユールを走査すると、黒バーを
読取つたときには、バイナリ「１」信号が発生
し、白バー又は空白（スペース）を読取つたとき
には、バイナリ「０」信号が発生する。印刷であ
るということから明バーの幅と黒バーの幅とが理
想的値であるのはまれである。従つて、UPC符
号をデコードする際に、その状態を考慮しなけれ
ばならない。

加えて、UPC符号又はタグのための許容誤差
は、キヤラクタの開始又は終了におけるスペース
の場合はより大である。上述したバーとスペース
のプリント状態を考えると、類似する端部間の寸
法の許容誤差は類似しない端部間のそれより良い
ということがわかつた。すなわち、隣り合うバー
の立上り端又は隣り合うスペースの立上り端の間
の距離を測定するか、又は隣り合うバーの立下り
端又は隣り合うスペースの立下り端の間の距離を
測定すると、該システムに対して高い認識効率を
与えるデータを発生させることができる。

第５図には、第１図に表わされているUPCバ
ー・コードのパターンで表わされたキヤラクタを
認識する現在の方法が例示されている。前述した
ように、各キヤラクタは２つの暗バーと２つの白
バー又はスペースとで構成される。各バーとスペ
ースとを間隔（INTERVAL）で表わすと、各キ
ヤラクタは４つの間隔で構成され、各間隔は同じ
背景、すなわち、暗か又は白のいずれかで構成さ
れる。スキヤナで読取られた最新の間隔を表わす
ために、呼称I_Nが用いられ、その間隔のバー又は
スペースを表わすためにV_Nが用いられる。呼称
I_Nは後述するような方法で発生する11ビツト・バ
イナリ数である。現在の間隔の前の間隔を呼称す
るためには、同じように呼称I_N-1及びV_N-1が使用
される。更にその前の間隔のためには呼称I_N-2と
V_N-2とが使用され、以下同様とする。該スキヤ
ナで走査された４つの連続する間隔の合計は、第
５図に表わされているように、 I_N＋I_N-1＋I_N-2＋I_N-3に等しい呼称S_Nで表わされ
る。このシステムは走査された各間隔のうち、
今、現に走査された間隔を審査するとともに、そ
の前に走査された３つの間隔を審査し、それに16
進の値を割当てる。次に、走査された各間隔はバ
ー（バイナリ「１」）又はスペース（バイナリ
「０」）に分類される。もし、V_Nがバイナリ「１」
（バー）であれば、I_N＋I_N-1とI_N-1＋I_N-2とはS_Nの
１／２と、23／64S_Nと、41／64S_Nとに比較され
る。この比較から２組のウエイト（weight）が
見いだされる。それら各ウエイトは２か３か４か
５のいずれかである。このウエイトから、システ
ムは、このキヤラクタが奇数パリテイか偶数パリ
テイかを確認する。更に、これらのウエイトを用
いて、該システムはキヤラクタ０、３、４、５、
６及び９を設定する。しかし、２組のあいまいな
キヤラクタが見いだされる。キヤラクタ１と７と
は両方とも同一の外観構造を有するからあいまい
であり、キヤラクタ２と８も同じである。キヤラ
クタ２と８とを区別するためには、各キヤラクタ
の間隔I_N-1が間隔I_N-2より大きいかどうかを検出
する必要がある。もし、それが大きければ、その
キヤラクタは２である。奇数パリテイ１と７と
は、間隔I_Nが間隔I_N-1より大きいかどうかを確認
することによつて分離することができる。この場
合、もし大きければ、そのキヤラクタは１であ
る。偶数パリテイ１と７とは、間隔27／32I_N-2が
I_N-1より大きいかどうかが必要である。この後者
の場合、その間隔が大きいならば、そのキヤラク
タは１である。これらの場合のすべてについて、
あいまいなキヤラクタを確認するためには、すべ
て信号の間隔が使用される。

各間隔の走査と同時に、該システムは、現在走
査された間隔を含めたその前の３つの間隔を総和
し、これら４つの間隔S_N（第５図）の総和と、所
定の限界内にある以前のものと等しいかどうかを
確認するために発生した以前の総和S_Nとを比較
する。故に、もし27／32S_NがS_N-4より小さく、
S_Nが27／32S_N-4より大きく、エラーが検出されな
いならば、等しいことを表示する信号EQUALが
発生する。間隔の幅が所定のカウントを越えた場
合には、エラー状態が発生する。

第１図から、バー・コード符号は左マージン及
び右マージンと該コードの中央バンド部とを持つ
ということがわかる。第１図からわかるように、
左から右に走査する場合、左マージンは入マージ
ンとしての性格を持ち、右マージンは出マージン
としての性格がある。同様にして、中央バンドの
左部分は入中央バンドとしての性質を持つ、中央
バンドの右部分は出中央バンドとしての性質を有
する。これらの性質は、走査が右から左に行われ
る場合には逆になる。それらの状態を識別するた
めに、各間隔の走査の結果発生した16進数が、走
査された間隔は入マージンの部分であるか出マー
ジンの部分であるか、又は入中央バンドが発生さ
れたか出中央バンドが発生されたかということを
表示するであろう。ガード・バーの隣りに幅の広
いスペースの間隔があるならば、それは入マージ
ンとして検出される。それ故、もし（I_N-6＋I_N-7）
５／16がI_N-4＋I_N-5より大で、S_Nが27／32S_N-4よ
り小さく、且つV_N-4及び_N-5であれば、その間
隔は入マージンの部分であり、16進出力数のビツ
トはその状態を表わすのであろう。出マージンに
ついて、もし（I_N＋I_N-1）５／16がI_N-1＋I_N-2より
大で、S_N-4が27／32S_Nより小さく、且つV_N-3及
び_N-2の場合には、その間隔は出マージンの部
分であり、該システムによつて発生した16進数は
その状態を表わすであろう。もし、あいまいなキ
ヤラクタ（１、７、２、８）が検出され、S_Nが
27／32より小さく、且つV_N-1を伴う現間隔のV_N
が次に走査される間隔とともにあいまいなキヤラ
クタを構成し、そして入マージンが検出されない
ならば、出中央バンドが検出されたことになり、
このシステムから出力される16進数は、その間隔
が出中央バンドの部分であるものと表示するであ
ろう。もし、又あいまいなキヤラクタが検出さ
れ、S_N-4が27／32S_Nより小さく、且つV_N-5及び
前の間隔の検出に伴う_N-4があいまいなキヤラ
クタであり、更に出マージンが検出されなかつた
場合には、それは入中央バンドが検出され、16進
出力数は、その間隔が中央バンドの部分であると
いうことを表示するであろう。システムは、各間
隔の走査と同時に、平行して、上述したロジツ
ク・テストを行い、走査した間隔の性質を決定
し、その性質は、そのとき出力している16進数に
含まれているキヤラクタの認識に使用するために
発生するその後のバイナリ・ビツトとともに、バ
イナリ16進数の部分として具現化される。前に指
摘したように、各走査された間隔は、有効として
出力された16進数の部分だけから成る４つの２進
化10進（BCD）ビツトを含む16進数の出力とな
るであろう。

次に、第６図を見ると、それは反射されたレー
ザ・ビームによつて、該レーザに隣接する開口又
はスロツトの前及び上に走査パターンを発生させ
るスロツト・スキヤナ２０を含み、この実施例を
使用しているキヤラクタ認識システムのブロツク
図である。レーザ・ビームがUPCダグを横切り、
該UPCダグを構成するバー及びスペースから光
を反射するように、該UPCダグ又は符号が位置
決めされると、該反射光を受光したフオトデテク
タは該反射光を電気信号に変換する。走査ユニツ
トに設けられているビデオ増幅器（図示していな
い）はスペースからバーへの（スペース−バー）
変化を示すデイジタル・パルス（セツト・
ビデオ）と、バーからスペースへの（バー−スペ
ース）変化を示す（リセツト・ビデオ）と
を発生する。これらパルス間の時間幅はバー又は
スペースの幅によるものである。信号及び
RTVのパルス幅は25ナノ秒乃至２マイククロ秒
でよい。隣り合う有効信号の間隔は350ナノ秒よ
り近ずかない。これは、有効な又はに
続き、この350ナノ秒期間中に複数のパルスが発
生することが可能であるということを意味する。

これら時間の間隔はカウンタ制御チツプ２２
（第６図）に送信され、間隔カウンタ５４４（第
３２図）によつてバイナリ数に変換され、そして
FIFO（先入先出）記憶ユニツト９６（第３４Ａ図
乃至３４Ｃ図）に送信される。FIFO時間は各間
隔間の時間を許容しうる期間に平均化されたもの
である。信号及びのどちらかが該間隔
カウンタを停止し、ビデオ（VIDEO）フリツ
プ・フロツプ６２０（第３３Ｃ図）の状態ととも
に間隔カウントをFIFOに記憶させる。ビデオ・
フリツプ・フロツプ（VIDEO）６２０は、バー
に対しては「ハイ」、スペースに対しては「ロー」
の信号VID（第３３Ｃ図）を出力している。この
時点において、間隔カウンタ５４４はリセツトさ
れ、次の間隔カウントを開始する。間隔カウンタ
の出力が1280カウント（32マイクロ秒）より大で
あれば、オーバーフロー状態が発生する。オーバ
ーフロー状態が発生すると、1280のカウントの
800ナノ秒ごとに、VIDEOフリツプ・フロツプの
最後の状態がFIFO９６に負荷される。次の
又は信号が発生すると、次の1280カウント
がFIFOに入力さる。この状態は、更に後述する
ように、エラー信号を発生させ、システムがそれ
を感知する。このエラー信号を使用して、該シス
テムは、スロツト・スキヤナ・ユニツト２０及び
カウンタ制御チツプ２２から発生したデータを無
視する。カウンタ制御チツプ２２に設けられてい
るFIFO９６に記憶されているデータは40MHz発
振器２６（第３２図）から発生したクロツク・パ
ルスの制御のもとに、デコーダ・チツプ２４（第
３１Ａ図）に出力される。FIFO９６は、間隔が
バーか又はスペースかを表わすVIDEO信号とと
もに、走査された間隔の幅を表わす11ビツトのバ
イナリ・データをバス２３（第６図）に出力す
る。又、カウンタ制御チツプ２２からデコーダ・
チツプ２４に対してクロツク・パルスCLKを出
力する。

NMOS／LSIチツプであるデコーダ・チツプ２
４（第６図）は多数のバイナリ・アダー、比較
器、シフト・レジスタ、スロツト・スキヤナ・ユ
ニツト２０によつて走査されたデータのデコード
に使用される個々のロジツク素子を含んで構成さ
れる。デコーダ・チツプ２４はマージン、中央バ
ンド及びエラーを表わすほかに、10進キヤラクタ
を表わす4BCDビツトを含む16進数を出力する。
間隔がバーかスペースかを表わすための信号
MARKと、前の３つの間隔とともに現在の間隔
の幅が以前の４つの間隔の幅と等しいか等しくな
いかを示す信号EQUALと、ツルーならばその間
隔が奇数パリテイであり、フオールスならば偶数
パリテイであり、それによつて、その間隔が中央
バンドの左側にあるか右側にあるかを示す信号
PARITYとを表わす３つの追加するバイナリ・
ビツトがデコーダ・チツプ２４から出力される。

デコーダ・チツプ２４の出力信号はNMOS／
LSIチツプであるフレーム制御チツプ２８（第６
図）に送信され、該デコーダ・チツプ２４から出
力したデータを有効データと無効データに分離す
る。フレーム制御チツプ２８は、キヤラクタをフ
レームに構成するためのチエツク・すなわち、入
マージンと出マージン、入中央バンドと出中央バ
ンド、及びキヤラクタの同一性等のチエツクをし
てデコーダ・チツプ２４でデコードされた有効キ
ヤラクタを確認することによつて、有効データを
選別する。次に、有効データの正しいセグメント
はバス２９を介して次の処理のためにマイクロプ
ロセツサ・チツプ３０に送信される。フレーム制
御チツプ２８は通信アダプタとしても作用し、マ
イクロプロセツサからインタフエース・アダプタ
３２を介し、バス３３を通してホスト端末機３４
に送られるべきデータを送信する。マイクロプロ
セツサ３０はスロツト・スキヤナ・ユニツト２０
のフオトデテクタを監視して、該スロツト・スキ
ヤナで読まれるべき項目がその位置にきたとき
に、それを確認する。このデータはスキヤナ制御
ユニツト３８に接続されているバス３６を介して
マイクロプロセツサ３０に送信される。要求した
制御信号を受取つたときに、マイクロプロセツサ
はフレーム制御チツプ２８からの情報の監視を開
始する。マイクロプロセツサは相関分析とモジユ
ロ１０のチエツクとを行い、それが有効タグであ
るかどうかを確認する。そのデータが有効タグと
して組立てられると、インタフエース・アダプタ
３２を介してホスト端末機に送信される。デコー
ダ・チツプ２４の完全な開示については、この出
願と同一出願人が同日に出願した「符号デコーデ
イング・システム」という名称の国際出願を参照
するとよく、マイクロプロセツサ３０の完全な開
示については、この出願と同一出願人が同日に出
願した「符号処理システム」と称する国際出願を
参照するとよい。

この発明の基本回路構成は第７Ａ図及び第７Ｂ
図に例示されている。入力ロジツク・インタフエ
ース８０はデコーダ・チツプ２４（第６図）に設
けられているパターン認識アレイからデータを受
信する。入力ロジツク・インタフエース８０は入
力ラツチと、BCD機能デコーダと、フレーム・
デコーダと、シフト・レジスタ・データ・ラツチ
とを含んで構成される。

デコーダ・チツプ２４（第６図）から受信した
パリテイ・ビツトと４つの２進化16進データ・ビ
ツトは入力ロジツク・インタフエース８０から、
有効データの捕獲に使用される12シフト・レジス
タ群８１ａ−８１ｃ，８２ａ−８２ｃ、８３ａ−
８３ｃ，８４ａ−８４ｃ（第７Ａ図）のそれぞれ
に出力される。シフト・レジスタによるデータの
捕獲は４つのフレーム状態カウンタ８５ａ−８５
ｄで制御される。これら４つのカウンタは、
BCD機能及びフレーム・デコーダで発生し、入
力ロジツク・インタフエース８０に送信されたデ
ータを使用して、どのデータ・セグメントが有効
であり、且つ捕獲されるべきであるかを決定す
る。有効データを有するシフト・レジスタは、有
効セグメントが捕獲されたときに、それをマイク
ロプロセツサ３０（第７Ｂ図）に通知する。

有効データはSRデータ・バス８８（第７Ａ図、
第７Ｂ図）を介して指令デコード・ロジツク及び
バス・ドライバ９０に送信される。この回路のイ
ンタフエースは該有効データをマイクロプロセツ
サ・データ・バスDB２９を介してマイクロプロ
セツサ３０に送信する。

SRデータ・バス８８はホスト通信インタフエ
ース９４を指令デコード・ロジツク９０にも接続
する。このインタフエースは、例えば端末機３４
のような周辺装置にマイクロプロセツサを接続す
るのに必要である。該端末機は、バス３３を用
い、光学的に結合されるインタフエース・アダプ
タOCIA３２を介して通信インタフエース９４に
リンクされる。マイクロプロセツサ３０が端末機
３４にデータを送りたい場合には、データはDB
バス２９を介してホスト通信インタフエース９４
に送られ、次いで端末機３４に送信される。

端末機３４も上記と同様な方法でデータをマイ
クロプロセツサ３０に送信する。端末機３４は
OCIA３２を介して、データをホスト通信インタ
フエース９４にクロツクし、データが待つている
ということをマイクロプロセツサ３０に通信す
る。次に、マイクロプロセツサ３０はインタフエ
ース９４に信号を送り、データを指令デコード・
インタフエース９０に送信するために、SRデー
タ・バス８８に負荷させる。インタフエース９０
はSRバス８８からDBバス２９にデータを転送
し、そのデータをマイクロプロセツサ３０に送信
する。

SRバス８８に現われている有効データ・セグ
メントのパリテイ・ビツトはパリテイ・デコード
ROM９９によつて検出される。ROM９９はSR
バス８８からパリテイ・データを受信してデコー
ドされた情報を指令デコード・ロジツク９０に送
り、DBバス２９を介してその情報をマイクロプ
ロセツサ３０に送信する。

デコーダ・チツプ２４（第６図）のパターン認
識アレイから出力されたデータは７ビツトで構成
される。すなわち、４ビツトは16進数を規定し、
１ビツトはパリテイを検出し、１ビツトは前述の
同一性を規定し、MARKビツトと呼ばれる１ビ
ツトはそこに表わされているデータがスペースで
あるかバーであるかを示すものである。第８図に
表わされているように、４ビツトの16進データ・
ビツト（2⁰〜2³）及びパリテイ・ビツトＰと同一
性ビツトEQはライン・ドライバ１００を介して
送信され、CLK１によつてフリツプ・フロツプ
１０２にクロツクされる。CLK１はクロツキン
グ信号CLKをゲート１０４及びライン・ドライ
バ１０６を介して送信することによつて発生され
る。４つの16進データ・ビツト（2⁰〜2³）はドラ
イバ１００からナンド・ゲート１０８に入力され
て、その出力信号はゲート１１０で
反転される。ゲート１１０から出力された信号
NEXTERRは４データ・ビツトすべてが存在す
るときに現われ、パターン認識アレイによつてエ
ラーが検出されたことを表示する。

MARKビツトＭ（第８図）はドライバ１０８を
介して送信され、ナンド・ゲート１１２を介し、
ナンド・ゲート１０８から出力された信号
NEXTERRと結合される。ゲート１１２の出力
はオア・ゲート１１４の反転入力に接続される。
ゲート１１４の出力はフリツプ・フロツプ１１８
とともに、２ビツト・バイナリ・カウンタ１１９
を構成するフリツプ・フロツプ１１６を可能化す
る。パターン認識アレイから各データの間隔を受
信したときに、該カウンタは１つ増加するので、
合計４つの状態を発生する。フリツプ・フロツプ
１６の出力信号ML及び（マーク・ラツチ）
と、フリツプ・フロツプ１８の出力信号IDF及び
IDF（IDフリツプ・フロツプ）とはゲート１２０
〜１２６（第９図）でデコードされ、そのデコー
ドされた出力信号はフリツプ・フロツプ１４０に
ラツチされる。第９図に示されているフリツプ・
フロツプ１４０の４つの出力信号はデコードされ
た基準フレームFRφ，FR１，FR２，FR３であ
り、パターン認識アレイからの入力データを適当
なシフト・レジスタにクロツクする。

読まれている入力データが、入マージンと中央
バンドとの間の符号（第１図）に配置されている
バー又はスペースに相当するときはいつでも、フ
レーム１の捕獲かフレーム３の捕獲か、いずれか
である。バー又はスペースが中央バンドと出マー
ジンとの間にあるときは、それは常に、フレーム
φの捕獲かフレーム２の捕獲のいずれかである。
第８図に表わされているように、フリツプ・フロ
ツプ１１６の出力に現われる信号はインバ
ータ１１０（第８図）の出力に現われる信号
NEXTERRと、ナンド・ゲート１４２によつて
結合される。ナンド・ゲート１４２の出力はオ
ア・ゲート１１４の第２の反転入力に接続され、
このゲートは信号が「ハイ」の場合に、信号
NEXTERRが「ロー」になつたときに、カウン
タ１１９を１カウント進めることを可能にする。

第８図に表わされているように、フリツプ・フ
ロツプ１０２から出力されているBCDデータの
2⁰、2¹、2²ビツトはゲート１４４乃至１４８で反
転される。フリツプ・フロツプ１０２のQ₅出力
に現われているビツトEQUAL（EQ）はフリツ
プ・フロツプ１４９に送信される。フリツプ・フ
ロツプ１０２からのビツト2⁰、2¹、2²と、インバ
ータ１４４乃至１４８の出力に現われているビツ
ト2⁰、2¹、2²と、2³ビツトはアンド・ゲート１５
０乃至１５８（第１０図）でデコードされ、その
出力信号はフリツプ・フロツプ１６４にラツチさ
れる。フリツプ・フロツプ１６４の出力信号はパ
ターン認識アレイから送信されたデータ・セグメ
ントが出マージン（）を表わすが、
入マージン（）を表わすか、出中央バ
ンド（）を表わすか、入中央バンド
（）を表わすか、エラー（）を表わす
ものであるかを表示する。

マイクロプロセツサ１４０（第９図）からの各
出力信号FRφ，FR１，FR２，FR３はフレーム
状態カウンタ８５ａ乃至８５ｄ（第７Ａ図）のそ
れぞれ１に供給される。FR２カウンタ８５ｃは
FRφカウンタ８５ａと同様に動作し、FR３カウ
ンタ８５ｄはFR１カウンタ８５ｂと同様に動作
するものと理解して、以下FRφフレーム状態カ
ウンタ８５ａとFR１カウンタ８５ｂの動作のみ
を説明する。

第１１図に表わされているように、出力信号
FRφはナンド・ゲート１６６の１入力に供給さ
れる。また、フリツプ・フロツプ１６４（第１０
図）からの信号と、フリツプ・フロツプ１
４９（第８図）からの信号EQLとはオア・ゲー
ト１６８の反転入力に供給され、その出力は前述
のゲート１６６の第２の入力に接続される。ゲー
ト１６６の出力はフリツプ・フロツプ１６４（第
１０図）からの信号及びと同様
に、オア・ゲート１６９の反転入力に接続され
る。出力信号FRφはナンド・ゲート１７０（第
１２図）を介してシステム・クロツクである信号
CLK SRにも結合され、ゲート１７０の出力は
フリツプ・フロツプ１７２のクロツクとなる。フ
リツプ・フロツプ１７２の入力はフリツプ・フロ
ツプ１６４（第１０図）からの信号を、イ
ンバータ１７４（第１２図）を介して送信して作
られた信号INCBである。フリツプ・フロツプ１
７２の目的はINCB信号の４間隔バツフアを発生
することである。フリツプ・フロツプ１７２はフ
リツプ・フロツプ１６４（第１０図）から送信さ
れた信号とでクリヤされる。こ
れら２つの信号はオア・ゲート１７６の反転入力
に供給され、その出力はアンド・ゲート１７８を
介してシステム・クロツクである信号DVALと
結合される。ゲート１７８の出力信号
φMARGERRはフリツプ・フロツプ１７２のマ
スタ・リセツトに接続される。

再び第１１図をみると、オア・ゲート１６９の
出力はナンド・ゲート１８０を介してシステム・
クロツク信号CLK SRと結合され、その出力信
号はアンド・ゲート１８２及び１８４の反転入力
に送信される。フリツプ・フロツプ１７２（第１
２図）から送信された信号INCBφはアンド・ゲ
ート１８２の第２の反転入力に供給され、フリツ
プ・フロツプ１７２の反転信号出号はゲ
ート１８４の第２の反転入力に供給される。ゲー
ト１８２の出力はフリツプ・フロツプ１８８のマ
スタ・リセツトに接続され、フリツプ・フロツプ
１８８をクリヤすることに使用される。ゲート１
８４の出力はフリツプ・フロツプ１８８のマス
タ・セツトに接続されて、現に説明中の方法で該
フリツプ・フロツプをセツトする。

デコーダ・チツプ２４（第６図）パターン認識
アレイからのデータが、入中央バンドが走査され
ていることを示したときに、信号は４ク
ロツク・パルス後に「ロー」となり、ゲート１８
４の出力は、フリツプ・フロツプ１８８，１９
０，１９２から成る８ビツト・バイナリ・カウン
タ１９３を１にセツトする。フリツプ・フロツプ
１８８が１にセツトされ、フリツプ・フロツプ１
９０及び１９２が０にセツトされたときに、ゲー
ト１８０の出力はゲート１９４で反転されるの
で、該ゲート１９４の出力はフリツプ・フロツプ
１９０及び１９２のマスタ・リセツトに接続され
る。該カウンタの最下位ビツトであるフリツプ・
フロツプ１８８は４入力ナンド・ゲート１９５で
クロツクされる。ゲート１９５への３つの入力は
フリツプ・フロツプ１４９（第８図）からの信号
EQLと、フリツプ・フロツプ１４０（第９図）
からのFRφと、CLK SRとである。その第４番
目の入力はオア・ゲート１９６の出力に接続され
る。ゲート１９６の３つの反転入力はフリツプ・
フロツプ１８８（１）、１９０（２）１９
２（３）の反転出力とからとられる。

フリツプ・フロツプ１８８の反転出力に現われ
た信号はその入力にフイード・バツクされ、又フ
リツプ・フロツプ１９０のクロツク入力にも接続
される。フリツプ・フロツプ１９０の反転出力に
現われた信号はその入力にフイード・バツクさ
れ、又フリツプ・フロツプ１９２のクロツク入力
にも接続される。フリツプ・フロツプ１９２の反
転出力に現われた信号はその入力にフイード・バ
ツクされる。そして、これらフリツプ・フロツプ
１８８乃至１９２が８ビツト・バイナリ・カウン
タとして作用することができるようにする。

動作について説明すると、フレーム状態カウン
タFRφ８５ａ（第７Ａ図及び第１１図）はゲート
１８４（第１１図）の出力信号によつて初期的に
１にセツトされ、EQL信号及びFRφ信号が存在
し、カウンタが０でないそれぞれのときに、ゲー
ト１９５を介し、システム・クロツク信号CLK
SRによつてクロツクされる。該カウンタが、
FRφシフト・レジスタ８１ａ乃至８１ｃ（第７Ａ
図）に６個のキヤラクタを記憶したということを
示して６までカウント・アツプしたときに（又
は、４キヤラクタ符号の場合には、該カウンタは
４までカウント・アツプされたときに）、該フレ
ーム状態カウンタ８５ａは、現に説明中の方法
で、セグメントが補獲されたということをシフ
ト・レジスタに信号する。

次に、第１３図をみると、４入力ナンド・ゲー
ト１９８によつてフレーム捕獲信号FRφCAPが
発生され、その出力はゲート２００で反転され
る。フリツプ・フロツプ１４０（第９図）の出力
信号FRφはゲート１９８の１入力に接続され、
システム・クロツク信号DVALが他の入力に接
続される。その第３の入力はアンド・ゲート２０
２の出力に接続され、該ゲート２０２の反転入力
には、フリツプ・フロツプ１８８（第１１図）か
らの信号Qφ１とフリツプ・フロツプ１９２（第
１１図）からの信号３とが入力される。ゲー
ト１９８への第４の入力は信号OUTMARGφで
あり、それは下記のように、数個のゲートの組合
せによつて作られる。信号OUTMARGφはオ
ア・ゲート２０４の出力に現われ、該オア・ゲー
ト２０４の入力の１つにはフリツプ・フロツプ１
６４（第１０図）から発生された入力信号
OUTMARGを持つインバータ２０６の出力が接
続される。ゲート２０４に対する第２の入力は２
入力オア・ゲート２０８の出力に接続される。

ゲート２０８の一方の入力は、スキヤナで４つ
のキヤラクタ・セグメントが読取られたときに可
能化され、他の入力は、同様な方法で６つのキヤ
ラクタ・セグメントが読取られたときに可能化さ
れる。２入力アンド・ゲート２１０は、フリツ
プ・フロツプ１４９（第８図）から送信されてき
た信号EQLを、インバータ２１２を通してその
出力に発生したと、マイクロプロセツサの指
令である信号NOMARGとをその入力に持ち、４
つのキヤラクタ・モグメントが走査されたとき
に、該及びNOMARGの両信号がともに「ハ
イ」となつて、アンド・ゲート２１０を可能化す
る。アンド・ゲート２１０の出力はゲート２０
８，２０４を可能化して、信号OUTMARGφを
「ハイ」にする。

アンド・ゲート２１４はその入力に、マイクロ
プロセツサ指令信号NOMARGと、フリツプ・フ
ロツプ１９０（第１１図）からのQφ２と、フリ
ツプ・フロツプ１９２（第１１図）からのQφ３
とを有する。６つのキヤラクタ・セグメントが読
取られたときに、これら３つの信号すべてが「ハ
イ」となり、ゲート２１４（第１３図），２０８，
２０４を可能化してOUTMARGφを「ハイ」に
する。NOMARG指令はマージンを持たない符号
からデータを捕獲することに使用される。読取中
の符号がマージンを持つ場合は、データの捕獲は
ゲート２０４の信号で制御される。
この信号が「ロー」になると、ゲート２０４から
のOUTMARGφを「ハイ」にする。第１１図に
表わされている８ビツト・バイナリ・カウンタ１
９３が４か又は６までカウントしたときに、その
出力信号Qφ１，３両信号とも「ロー」とな
り、ゲート２０２（第１３図）を可能化する。
OUTMARGφ信号及びFRφ信号の両信号ともに
「ハイ」になるので、システム・クロツク信号
DVALがゲート１９８をトグルしてFRφCAPを
「ハイ」にする。この信号は有効データの補獲の
ために、シフト・レジスタ８１ａ乃至８１ｃ（第
７Ａ図）で使用される。

次に、第１４図にはフレーム１状態カウンタ８
５ｂ（第７Ａ図）に関係するロジツクが表わされ
ている。そこで、フリツプ・フロツプ１４０（第
９図）からの信号FR１がナンド・ゲート１６６
ａの入力においてフレーム状態カウンタに供給さ
れる。フリツプ・フロツプ１６４（第１０図）か
ら送信された信号と、フリツプ・フロ
ツプ１４９（第８図）から送信された信号EQL
とがオア・ゲート１６８ａの反転入力に供給され
る。その出力はゲート１６６ａの第２の入力に接
続される。ゲート１６６ａの出力はフリツプ・フ
ロツプ１６４（第１０図）からの信号及び
OUTMARGとともに、オア・ゲート１６９ａの
反転入力に接続される。信号FR１はナンド・ゲ
ート１７０ａ（第１５図）を介してシステム・ク
ロツクCLK SRにも結合される。ゲート１７０
ａの出力はフリツプ・フロツプ１７２ａに対する
クロツク入力であり、そのフリツプ・フロツプの
他の入力には、オア・ゲート１７４ａの反転入力
に対して信号及びを送信す
ることによつて発生した信号INMARGが入力さ
れる。フリツプ・フロツプ１７２ａの目的は
INMARG信号の４間隔バツフアを発生すること
である。フリツプ・フロツプ１７２ａはオア・ゲ
ート１７６ａを介し、アンド・ゲート１７８ａか
ら送信された信号φMARGERRによつてクリヤ
される。

第１４図において、オア・ゲート１６９ａの出
力はナンドゲート１８０ａを介してシステム・ク
ロツク信号CLKSRと結合され、該ゲート１８０
ａの出力信号はアンド・ゲート１８２ａ及び１８
４ａの反転入力に送信される。フリツプ・フロツ
プ１７２ａ（第１５図）から送信された信号
INMARG１はゲート１８２ａの第２の反転入力
に供給され、それとともに信号１（第
１５図）はゲート１８４ａの第２の反転入力に供
給される。ゲート１８２ａの出力はフリツプ・フ
ロツプ１８８ａのマスタ・リセツトに接続され、
該フリツプ・フロツプ１８８ａのクリヤに使用さ
れる。ゲート１８４ａの出力はフリツプ・フロツ
プ１８８ａのマスタ・セツトに接続される。デコ
ーダ・チツプ２４のパターン認識アレイからのデ
ータが、入マージンが走査されたということを示
したときに、信号１は４クロツク・パ
ルス後に「ロー」となり、１８４ａの出力は、フ
リツプ・フロツプ１８８ａ，１９０ａ，１９２ａ
から成る８ビツト・バイナリ・カウンタ１９３ａ
を１にセツトする。フリツプ・フロツプ１８８ａ
が１にセツトされたときに、ゲート１８０ａの出
力がゲート１９４ａで反転され、該ゲート１９４
ａの出力がフリツプ・フロツプ１９０ａ及び１９
２ａのマスタ・リセツトに接続されるので、該フ
リツプ・フロツプ１９０ａ及び１９２ａは０にセ
ツトされる。

該カウンタの最下位ビツトであるフリツプ・フ
ロツプ１８８ａは４入力ナンド・ゲート１９５ａ
によつてクロツクされる。ゲート１９５ａの３つ
の入力には、フリツプ・フロツプ１４９（第８
図）からの信号EQLと、フリツプ・フロツプ１
４０（第９図）からの信号FR１と、システム・
クロツクCLK SRとが現われる。第４の入力は
オア・ゲート１９６ａの出力に接続される。ゲー
ト１９６ａの３反転入力はフリツプ・フロツプ１
８８ａ，１９０ａ及び１９２ａのそれぞれ反転出
力１１，１２及び１３からとられる。第１
４図に表わされているように、フリツプ・フロツ
プ１８８ａの反転出力に現われた信号はその入力
にフイード・バツクされ、フリツプ・フロツプ１
９０ａのクロツク入力にも接続される。フリツ
プ・フロツプ１９０ａの反転出力に現われた信号
はその入力にフイード・バツクされ、フリツプ・
フロツプ１９２ａのクロツク入力にも接続され
る。フリツプ・フロツプ１９２ａの反転出力に現
われた信号はその入力にフイード・バツクされ
る。

次に、動作を説明する。フレーム状態カウンタ
FR１８５ｂ（第７Ａ図）は初期的に１にセツトさ
れ、該カウンタが０でなく、又信号HEQL及び
FR１があるときには、いつでもゲート１９５ａ
を介して入力された信号CLK SRによつてクロ
ツクされる。該カウンタが６までカウントしたと
きに、それは６キヤラクタがFR１シフト・レジ
スタ８２ａ乃至８２ｃ（第７Ａ図）に記憶された
ということを示し（４キヤラクタ符号の場合に
は、該カウンタが４までカウントしたときに）、
フレーム状態カウンタ８５ｂはセグメントが捕獲
されたということを、該シフト・レジスタに信号
する。

第１６図は４入力ナンド・ゲート１９８ａの出
力をインバータ２００ａで反転して出力するフレ
ーム捕獲信号FR１CAPを表わす。FR１信号は
ゲート１９８ａの１方の入力に接続され、システ
ム・クロツク信号DVALは他の入力に接続され
る。ゲート１９８ａに対する第３の入力はアン
ド・ゲート２０２ａの出力に接続され、その反転
入力はフリツプ・フロツプ１８８ａ（第１４図）
から送信されたＱ１１に接続され、及びフリツ
プ・フロツプ１９２ａ（第１４図）から送信され
た１３に接続される。ゲート１９８ａに対する
第４の入力はインバータ２０４ａの出力である信
号OUTCBであり、その入力はフリツ
プ・フロツプ１６４（第１０図）から発生され
る。８ビツト・バイナリ・カウンタ１９３ａ（第
１４図）が４又は６のどちらかまでカウントした
ときに、出力信号Ｑ１１と１３の両方とも「ロ
ー」となり、ゲート２０２ａ（第１６図）を可能
化する。信号FR１とともに信号OUTCBがある
ときに、システム・クロツク信号DVALが入力
すると、それはゲート１９８ａをトグルし、信号
FR１CAPを「ハイ」にする。この信号はシフ
ト・レジスタ８２ａ乃至８２ｃ（第７Ａ図）によ
つて使用され、有効データを捕獲する。

次に、第７Ａ図をみて、デコーダ・チツプ２４
（第６図）に設けられているパターン認識アレイ
から出力された有効データを捕獲するシフト・レ
ジスタの動作を説明する。第８図に表わされてい
るように、16進データ・ビツト2⁰〜2³とパリテ
イ・ビツトＰとから成るフリツプ・フロツプ１０
２の出力はライン・ドライバ２２０を通してフリ
ツプ・フロツプ１４９に送電される。フリツプ・
フロツプ１４９の出力は12シフト・レジスタ８１
ａ〜８１ｃ，８２ａ〜８２ｃ，８３ａ〜８３ｃ，
８４ａ〜８４ｃ（第７Ａ図）のそれぞれの入力に
接続される。該12シフト・レジスタはそれぞれ４
つのグループに分けられて、各３つのシフト・レ
ジスタがそれぞれ関係するフレーム状態カウンタ
８５ａ〜８５ｄに接続される。説明をしやすくす
るために、シフト・レジスタ１個のみの動作を説
明するが、その動作は他のシフト・レジスタにつ
いても同様であるということはわかるであろう。

第１７Ａ図及び第１７Ｂ図にはシフト・レジス
タ８１ａの回路の配列が表わされている。各シフ
ト・レジスタは５つの１×６フリツプ・フロツプ
２２２〜２３０から成る５×６ビツト・シフト・
レジスタである。データ及びパリテイ・ビツトの
各16進ビツトは該フリツプ・フロツプの１に入力
される。データはナンド・ゲート２３２を介して
該フリツプ・フロツプにクロツクインされる。該
ゲート２３２への入力はフレームφ中「ハイ」で
あるフリツプ・フロツプ１４０（第９図）からの
信号FRφと、初期的に「ハイ」である信号
と、システム・クロツク信号CLK SRとである。
パリテイ・データは信号CLK SRがトグルした
ときにパリテイ・シフト・レジスタ２２２にクロ
ツク・インされ、16進データはノア・ゲート２３
４を介してフリツプ・フロツプ２２４〜２３０に
クロツク・インされる。ナンド・ゲート２３２
は、また、シフト・レジスタ２３６（第１７Ａ
図）をクロツクする。シフト・レジスタ２３６の
出力はゲート２００（第１３図）から送信された
信号FRφCAPでクロツクされるフリツプ・フロ
ツプ２３８の入力に接続される。動作について述
べると、第６キヤラクタがフリツプ・フロツプ２
２２乃至２３０にクロツク・インされたときに、
シフト・レジスタ２３６の出力は「ハイ」にな
る。この出力はフリツプ・フロツプ２３８の入力
に送信され、セグメントが捕獲されたときに信号
FRφCAPは「ハイ」となるので、該フリツプ・
フロツプにクロツク・インされる。フリツプ・フ
ロツプ２３８のＱ出力信号FφAが「ハイ」とな
り、出力が「ロー」になるとゲート２３
２は無能化され、フリツプ・フロツプ２２２〜２
３０からクロツク信号を取り除く。

フリツプ・フロツプ２３８の出力信号FφAは
フリツプ・フロツプ２３９（第１７Ｂ図）をクロ
ツクすることにも使用される。シフト・レジスタ
によつて捕獲されたセグメントが４キヤラクタ・
セグメントになつたときに、フリツプ・フロツプ
２３９に対する入力信号２が「ハイ」になる。
フリツプ・フロツプ２３９に対する他の入力信号
FφAが「ハイ」になつたときに、フリツプ・フ
ロツプ２３９の出力信号４φAも「ハイ」になる。
この出力信号は、捕獲されたセグメントが４キヤ
ラクタ・セグメントであるということをマイクロ
プロセツサに知らせることに使用される。

出力信号FφAも４入力ナンド・ゲート２４０
（第１７Ａ図）に入力される。ゲート２４０に対
する他の入力は12シフト・レジスタのすべてから
負荷される信号から成る信号である。
シフト・レジスタのいずれか１にデータが捕獲さ
れたときに、その信号は「ロー」にな
る。該ゲート２４０への第３入力信号FRφはフ
レームφ中「ハイ」であり、第４入力信号CLK
SRはシステム・クロツク信号である。シフト・
レジスタにセグメントが捕獲されたときに、ゲー
ト２４０の出力はオア・ゲート２４４とともにラ
ツチ２４１を形成するオア・ゲート２４２（第１
７Ａ図）の反転入力を可能化する。

ゲート２４２の出力信号LDFφAは、「ハイ」
になつたときに、ノア・ゲート２４６（第１８
図）を可能化し、そして反転入力を持つノア・ゲ
ート２４７を可能化して、該ゲート２４７の出力
信号を「ロー」にする。シフト・レジ
スタ８１ｂ及び８１ｃ（第７Ａ図）から送信され
たLDFφAに類似する信号はゲート２４６にも入
力される。シフト・レジスタ８２ａ〜８２ｃ，８
３ａ〜８３ｃ，８４ａ〜８４ｃからの同様な信号
もノア・ゲート２４８及び２４９を介してゲート
２４７に送信される。出力信号ゲート
２５０を介して直接、割込みとしてマイクロプロ
セツサ３０（第６図）に送信されて、有効デー
タ・セグメントが捕獲されたということを警報す
る。

ゲート２４６及び２４９の出力信号は、また第
１９図に表わされているように、ナンド・ゲート
２５１の入力にも送信される。ゲート２５１の出
力はオア・ゲート２５２の反転入力に接続され
る。ゲート２５２への他の入力は通常「ハイ」で
あり、周期的データの捕獲中においてのみ「ロ
ー」になる。ゲート２５２の出力は３−状態
（tri−state）バツフア２５３の入力に接続され
る。LDFφAのようなシフト・レジスタの１の負
荷信号が「ハイ」になつたときに、ゲート２５１
の出力は「ハイ」となり、該バツフア２５３に対
する入力を「ロー」にする。マイクロプロセツサ
３０（第６図）がシフト・レジスタを読出すべく
待状態のときに、プロセツサ３０はクロツキング
信号SR RD（マイクロプロセツサの指令の信号の
発生は後述する）を発生する。信号 が
「ロー」になると、バツフア２５３を可能化し、
SRデータ・バスの出力ラインSR６を「ロー」に
する。この信号は、どのような型のセグメントが
シフト・レジスタに捕獲されたかを、マイクロプ
ロセツサが確認する助けとなる。

再び、第１７Ａ図にいき、そこでマイクロプロ
セツサ３０（第６図）から発生した信号SR RD
はナンド・ゲート２５４の１入力に送信されると
いうことがわかる。ゲート２５４の他の入力に
は、ゲート２４２から送信された信号LDFφAが
現われる。ゲート２５４の出力には、信号
が現われ、３−状態バツフア２５５を可能化し
て、フリツプ・フロツプ２２４乃至２３０からの
データをSRデータ・バスに負荷する。信号SR
RDは、またフリツプ・フロツプ２２４〜２３０
からその記憶キヤラクタをSRバスを介し、レベ
ル・コンバータ２５６，２５７及び３−状態ドラ
イバ２５８（第２４Ｂ図）を介してマイクロプロ
セツサに対し、並列にクロツク・アウトするま
で、ゲート２５４及び２３４をトグルする。マイ
クロプロセツサからの信号 は読取られた
符号を解釈するためにマイクロプロセツサで使用
されるデータをデータ・ラインSR４，SR５から
フリツプ・フロツプ２５９（第２０図）にクロツ
ク・インすることに使用される。

フリツプ・フロツプ２２２に捕獲されたセグメ
ントのパリテイ・ビツトＰは、このときマイクロ
プロセツサに読込むことができる。これで、フリ
ツプ・フロツプ２２２は６ビツトすべてを並列に
３−状態バツフア２６０に出力したことになる。
該バツフア２６０は、それぞれオア・ゲート２４
２（第１７Ａ図）及びマイクロプロセツサ３０
（第６図）から送信された信号LDFφA及び
PARTYによつて可能化されるナンド・ゲート２
６１で制御される。今、信号LDFφAはすでに
「ハイ」であるから、マイクロプロセツサ制御信
号であるPARTYが「ハイ」にならなければなら
ず、それによつて、ラインSRφ−５を介し、SR
バスにデータを送信させることができる。マイク
ロプロセツサ３０がパリテイ・ビツトの読取り待
ちとなつたときに、マイクロプロセツサは指令デ
コード・アレイ９０（第７Ｂ図）によつてデコー
ドされる指令をそこに送り、信号PARTYをゲー
ト２６１に送り、又、第２０図の反転ゲート２６
３にもそれを送る。

第２０図において、ラインSRφ乃至SR５に現
われたデータはフリツプ・フロツプ２６４にラツ
チされ、レベル・コンバータ２６５で交換された
信号はROM９９をアドレスすることを可能化す
る。他のマイクロプロセツサ基準指令である信号
PARDECは該ROMに対するチツプ選択入力を制
御する。その信号が活性にされたときに、パリテ
イ・データに対応するアドレスをROM９９のデ
ータからマイクロプロセツサに読出させ、該マイ
クロプロセツサは、符号から読取られたセグメン
トは左手なのか又は右手なのか、それは多数の異
なる型の符号の中からのものであるか、又は周期
的に置かれた符号であるか、それは前方向読取り
であるか、逆方向読取りであるか、ということを
表示する。このデコード方法はマイクロプロセツ
サのROMの約200乃至300バイトを節約し、更に
時間を節約する。

再び第１７Ａ図を参照し、６キヤラクタ及びパ
リテイ・データをマイクロプロセツサの中に読取
つた後で、フレームのリセツトが下記のような方
法で行われる。マイクロプロセツサ３０（第６
図）から信号FR RSTが発生されてナンド・ゲ
ート２６８に送られる。該ゲート２６８の他の入
力には、オアゲート２４２からの信号LDFφAを
受信する。信号LDFφAが「ハイ」になつたとき
に、信号FR RSTはゲート２６８を可能化して、
オア・ゲート２７０の反転入力を可能化する。ゲ
ート２７０の出力信号FφARSTはフリツプ・フ
ロツプ２３８，２３９のマスタ・リセツトに接触
され、その出力信号FφAを「ロー」にし、ゲー
ト２４４の出力信号が「ハイ」になるよ
うに可能化する。次に、それはゲート２４６，２
４７（第１８図）を介して、信号が
「ハイ」状態に転ずることができるようにする。
信号が「ハイ」になると、今、マイク
ロプロセツサは有効セグメントを捕獲した他のシ
フト・レジスタを読むことができるようになる。
信号FφARSTはシフト・レジスタ２３６に対す
る並列負荷入力にも接続され、新しいカウントの
開始を可能にする。

周期的に発生するようなUPC多重−符号の読
取りは、他の符号の読取りと同様な方法で行われ
る。周期的発生型のようなUPC多重−符号は第
３０図に表わされている。第１の符号２９６は第
１図に表わされている型のものでよい。第１の符
号に続き、６モジユール幅の無地のスペースがあ
る。第２の符号２９８は該無地の部分に続き、第
１の符号より小さい。第２の符号は１モジユール
幅のバーで始まり、次に１モジユール幅のスペー
スがあり、次に２モジユール幅のバーが続く。こ
れらのバー及びスペースに続き、２又は５キヤラ
クタのいずれかを置くことができる。多重符号又
は周期的符号は標準のUPC符号と同じ方法で走
査される。

周期的符号の捕獲はFφCシフト・レジスタ８
１ｃ（第７Ａ図）によつてのみ行われる。以下詳
細に説明するように、周期的ラツチがマイクロプ
ロセツサからの指令によつてセツトされる。該ラ
ツチの出力信号PERIODはナンド・ゲート３０
０（第１７Ｂ）に送信される。信号FRφCAP（第
１３図）はゲート３００にも送信される。ゲート
３００に対する第３の入力はアンドゲート３０２
の出力に接続される。フリツプ・フロツプ２２２
（第１７Ｂ図）からの６ビツトのデータと、オ
ア・ゲート３０４からの信号GOφB（第１７Ａ図）
とはすべてゲート３０２の反転入力に送信され
る。スキヤナが２つの周期的符号の間の部分を走
査しているときに、ゲート３０２の出力は「ハ
イ」になる。信号PERIOD及びFRφCAPも「ハ
イ」であり、ゲート３００の出力を「ロー」にす
る。この出力信号２はオア・ゲート３０６
と３０８（第１７Ｂ図）で形成されているラツチ
３０５に接続される。信号２が「ロー」に
なつたときに、ラツチ３０５はセツトされ、ゲー
ト３０６の出力信号Ｌ２Ｒは「ハイ」になる ラツチ３０５のゲート３０６に対する他の入力
は信号２２である。この信号はフレームφで
はなくフレーム２において発生したということを
除き、２と等価である。２２はナン
ド・ゲート３１０で作られる。ゲート３１０に対
する１方の入力は信号PERIODであり、他方の
入力はフレーム２（図示していない）によつて作
成された信号を使用し、ナンド・ゲート３１４を
介してオア・ゲート３１２から発生する。

第２１図には、ナンド・ゲート３２０に送信さ
れる信号Ｌ２ＲとPERIODとが表わされている。
フリツプ・フロツプ３２２の反転出力から送信し
た信号 も又、ゲート３２０に入力さ
れる。スキヤナが、周期的ラベルの走査中に、２
つのタグの間の部分にあるときに、及び前述の信
号のすべてが「ハイ」であれば、システム・クロ
ツク信号CLK１がゲート３２０をトグルするこ
とができ、それによつてフリツプ・フロツプ３２
２をクロツクする。フリツプ・フロツプ３２２へ
のデータ入力は信号であり、それはFφCシ
フト・レジスタ８１ｃ（第７図）にデータが捕獲
されないときに「ハイ」である。フリツプ・フロ
ツプ３２２がゲート３２０でクロツクされたとき
に、その出力信号START Ｐは「ハイ」となり、
反転出力 は「ロー」となり、ゲート
３２０をデイセーブルする。この信号START
Ｐはシステム・クロツク信号CLK１でシフト・
レジスタ３２４にクロツク・インされるように、
シフト・レジスタ３２４のデータ入力に送信され
る。６つのCLK１クロツク・パルスの後、シフ
ト・レジスタ３２４の出力Q₅は「ハイ」となり、
その信号はフリツプ・フロツプ３２６のマスタ・
セツト入力に送信され、フリツプ・フロツプ３２
６「LOAD Ｐ」の出力信号LOAD Ｐを「ハイ」
にする。次に、「ハイ」のLOAD Ｐ信号はナン
ドゲート３２８に送信され、そこでシステム・ク
ロツク信号DVALと結合される。ゲート３２８
の出力はオア・ゲート３３０の反転入力に接続さ
れ、その他方の入力には、FφCシフト・レジス
タ８１ｃのためのリセツト信号である
が現われる。信号は第１７Ａ図に表わ
されるリセツト信号FφARSTと類似である。ゲ
ート３３０の出力信号はゲート３３２で反転さ
れ、シフト・レジスタ３２４のマスタ・リセツト
入力に送信される。

動作について、信号START Ｐが存在する限
り、フリツプ・フロツプ３２４はCLK１の６パ
ルスの後のQ₅で出力を発生し、フリツプ・フロ
ツプ３２６から信号LOAD Ｐを発生し、それは
ゲート３２８，３３０，３３２を介してフリツ
プ・フロツプ３２４をクリヤする。この動作は、
START Ｐを発生しているフリツプ・フロツプ
３２２がオア・ゲート３３４及びナンド・ゲート
３３６を介して送信された信号によつてクリヤさ
れるまで継続的に繰返えされる。ゲート３３６の
入力に対する信号はフリツプ・フロツプ３３８か
ら発生した信号であるPER、及びロジツク電圧
電源V_DDである。ゲート３３６の出力はゲート３
３４の反転入力に接続される。該ゲート３３４の
他方の入力はである。ゲート３３４の
出力はフリツプ・フロツプ３２２のマスタ・リセ
ツト入力に接続される。

フリツプ・フロツプ３２４のQ₁出力はナン
ド・ゲート３４０に接続され、Q₂出力はアン
ド・ゲート３４２の反転入力に接続される。ゲー
ト３４２の他方の反転入力はフリツプ・フロツプ
３３８のQ₀出力に接続される。動作は、クロツ
ク・パルスCLK１の２番目を受信後、フリツ
プ・フロツプ３２４からのQ₁出力が「ハイ」と
なり、Q₂出力は「ロー」になる。フリツプ・フ
ロツプ３３８のQ₀出力もまた、このとき「ロー」
となり、ゲート３４２を可能化し、又、フリツ
プ・フロツプ３２４のQ₁も、このとき「ハイ」
であるから、ゲート３４２の出力信号とフリツ
プ・フロツプ３２４のQ₁出力とはゲート３４０
を可能化する。ゲート３４０の出力信号はインバ
ータ３４２で反転されて信号１STを発生する。
この信号１STは、次のクロツク・パルスがフリ
ツプ・フロツプ３２４のQ₂を「ハイ」にして、
ゲート３４２及び３４０を無能化するので、
CLK１の１クロツク・パルスの間だけ「ハイ」
である。

信号１STはノア・ゲート３４４（第２２図）
の入力に送信される。ゲート３４４の他方の入力
には、フリツプ・フロツプ３２６（２１図）から
の信号LOAD Ｐが送信される。ゲート３４４の
出力は４入力オア・ゲート３４６の反転入力に接
続され、他の３つの入力には、フリツプ・フロツ
プ１６４（第１０図）からの信号，
OUTMARG及びが接続される。ゲー
ト３４６の出力はナンドゲート３４８の１方の入
力に接続され、他方の入力には、フリツプ・フロ
ツプ３２２（第２１図）からの信号START Ｐ
とシステム・クロツク信号CLK SRが現われる。
ゲート３４８の出力はシフト・レジスタ３３８
（第２１図）のクロツクに使用される信号CLK
Ｐである。信号１STがゲート３４４及び３４６
をパルスして可能化すると、信号CLK SRがゲ
ート３４８をトグルすることが許されて、次にシ
フト・レジスタ３３８を活性にする信号CLK Ｐ
を発生する。信号１STの除去後、CLK Ｐは信
号LOAD Ｐで発生するか、又は，
OUTMARG，信号によつて発生する
ことできる。

再び第２１図において、信号CLK Ｐが６回発
信したときに、シフト・レジスタ３３８のQ₅出
力信号PERは「ハイ」になる。信号PERはゲー
ト３３６（第２１図）に送信され、フリツプ・フ
ロツプ３２２をクリヤさせ、前述した方法によつ
てCLK Ｐ（第２２図）をデイセーブル（無能化）
する。

信号CLK Ｐはノア・ゲート３５０（第２２
図）の反転入力に送信され、その出力は信号
CPφCであり、インバータ３６０を介して該周期
的データをフリツプ・フロツプ３５２〜３５８
（第２３Ａ）にクロツク・インすることに使用さ
れる。信号CPφCは、またナンド・ゲート３６２
の通常の動作でそれをクロツクすることができ、
その動作は第１７Ａ図のゲート２４０と同様であ
る。信号CLK Ｐはオア・ゲート３６４（第２２
図）にも送信される。その出力は信号CPφであ
り、周期的符号からのパリテイ・データをシフ
ト・レジスタ３６６（第２３Ｂ）にクロツク・イ
ンすることに使用される。信号CPφは、通常の
動作でシフト・レジスタ３６８（第２３Ａ図）を
クロツク・インすることにも使用され、その動作
は第１７Ａ図のシフト・レジスタ２３６の動作と
同様である。信号CLK Ｐ（第２２図）はゲート
３６２の出力によつても発生することができる。
その動作は第１７Ａ図のゲート２３２のそれと同
様である。

第２３Ａ図及び第２３Ｂ図をみると、信号
PERはフリツプ・フロツプ３７０（第２３Ａ図）
のマスタ・セツト入力にも送信される。信号
PERが「ハイ」になつたときに、フリツプ・フ
ロツプ３７０の出力信号FφCも「ハイ」となる。
アンド・ゲート３７２，３７４は、通常動作中は
フリツプ・フロツプ３７０のセツトに使用され、
フリツプ・フロツプ３７６（第２３Ｂ図）に接続
されている信号FφCは、通常動作で、４キヤラ
クタの捕獲を示すことに使用され、その動作は第
１７Ｂ図のフリツプ・フロツプ２３９の動作と類
似する方法である。ゲート３７８はフリツプ・フ
ロツプ３７６をリセツトすることに使用されるイ
ンバータである。信号FφCはアンド・ゲート３
７７（第２３Ａ図）にも送信され、該ゲートの他
の入力はアンド・ゲート３７５の出力からとられ
る。ゲート３７５の入力には信号及び
が現われる。FφCレジスタ８１Ｃ（第７Ａ図）が
あるデータを捕獲したときに、ゲート３７７の出
力信号は「ハイ」となり、ナンド・ゲート３８０
に送信される。該ゲート３８０への他の入力は
FRφ及びを含み、それらが「ハイ」に
なつたときに、入力クロツク信号CLK SRがゲ
ート３８０をトグルすることができるようにな
る。それは、オア・ゲート３８２，３８４で構成
されたラツチ３８１をセツトするだろう。ゲート
３８２の出力信号LDFφCも「ハイ」となり、ゲ
ート２４６及び２４７（第１８図）を介して信号
SYMCAPを「ロー」にし、セグメントが捕獲さ
れたということをマイクロプロセツサに信号す
る。

信号LDFφC（第２３Ａ図）はナンド・ゲート３
８５（第１９図）にも送信され、そこで信号
PER（第２１図）と組合わされ、信号を
発生してゲート２５２を可能化し、バツフア２５
３がマイクロプロセツサから発生した信号
RDによつてクロツクされたときに、SR6ライン
を「ハイ」にする。そして、マイクロプロセツサ
が読取られた符号の型を解釈する助けをする。信
号はオア・ゲート３８６（第２０図）に
も送信される。このとき、信号は「ロ
ー」であるから、それはフリツプ・フロツプ２５
９のD₁入力を「ロー」にする。その「ロー」は
SR RDによつてフリツプ・フロツプ２５９にク
ロツク・インされ、それも、読取中の符号の解釈
でマイクロプロセツサの助けとなる。

第２２図において、マイクロプロセツサ３０
（第６図）は、データ・セグメントの受信待ちの
ときは、SR RD信号を発生し、それをナンド・
ゲート３８７に送信する。ゲート３８７の負荷出
力信号が「ロー」になると、３−状態バツ
フア３８８を可能化してデータをSRデータ・バ
スに負荷させ、CPφCにもフリツプ・フロツプ３
５２〜３５８からバツフア３８８にデータをクロ
ツク・インさせる。次に、マイクロプロセツサは
信号PARTYを発生することによつて、パリテ
イ・データをSRデータ・バスにクロツク・アウ
トする。信号PARTYはアンド・ゲート３９０で
信号LDFφC（第２３Ａ図）と組合わされ、そのゲ
ート３９０の出力信号は３−状態バツフア３９２
（第２３Ｂ図）を可能化して、そのパリテイ・デ
ータをバス・ラインSR０乃至SR５から成るSR
バスに負荷させる。

FφCレジスタ８１Ｃ（第７Ａ図）は、マイクロ
プロセツサ信号FR RSTを発生したときにリセ
ツトされ、アンド・ゲート３９４及びオア・ゲー
ト３９６を介してフリツプ・フロツプ３７０（第
２３Ａ図）をクリヤさせる。フリツプ・フロツプ
３７０がクリヤすると、それはLDFφCラツチ３
８１をクリヤし、を「ハイ」状態（第
１８図）に戻すことができ、シフト・レジスタ
FφCが次のデータを捕獲することができるよう
にする。

第２４Ａ図乃至第２４Ｃをみると、マイクロプ
ロセツサDBデータ・バス２９（第７Ｂ）は、デ
ータ・ラインDB０〜DB７、ALE（アドレス・ラ
ツチ・エネーブル）、（書込）、（読出し）
等の11バス・ラインを有する。このバス・ライン
はバツフア４００及び４０２に接続される。デー
タ・ラインDB２乃至DB７はアンド・ゲート４
０４の反転入力に接続され、その出力信号
COMNDはマイクロプロセツサ読出し（）及
び書込み（）メモリー指令を特別のチツプ指
令にデコードすることに使用される。バツフア４
０２からのDBφ，DB１データ・ラインはゲート
４０６，４０８で反転され、４つの信号DB１，
DB１，DB０，０は信号COMNDとともに、
ナンド・ゲート４１０〜４１６（第２４Ｃ）でデ
コードされて指令信号，，，
を発生し、それはゲート４２０（第２４Ａ図）で
反転されたバツフア４００からの信号によ
つてフリツプ・フロツプ４１８にクロツク・イン
される。バス・ラインDBφ，DB１及びDB３乃
至DB７は、アンド・ゲート４２４において、イ
ンバータ・ゲート４２２から出力されたバス・ラ
イン２と組合わされ、インバータ４２６を通
して信号４を発生し、フリツプ・フロツ
プ４１８にも記憶される。指令信号４，
PAR，，，はマイクロプロセツサ
からの信号及びと組合わせされて、フレ
ーム制御チツプのための指令作用を発生する。

次に、第２５図をみると、信号はフリツ
プ・フロツプ４１８からの信号とともにア
ンド・ゲート４２８の反転入力に送信されて、信
号PARTY（マイクロプロセツサ指令φφRD）を
発生する。この信号、パリテイ読出し指令はシフ
ト・レジスタに捕獲された有効パリテイ・セグメ
ントを、SRデータ・バス８８を介してパリテ
イ・デコードROM（第７Ｂ図）に送信する。
信号はフリツプ・フロツプ４１８（第２４Ｃ図）
からの信号とともに、アンド・ゲート４３
０（第２５図）の反転入力にも送信されて、信号
SR RD（φ1 RD）を発生する。シフト・レジス
タ読出指令であるこの信号は、現在活性中のシフ
ト・レジスタからの捕獲された有効データ・セグ
メントをSRデータ・バスにクロツク・アウトし
てマイクロプロセツサに送信する。次に、該SR
RD信号はインバータ・ゲート４３２を介して送
られて を発生する。信号はフリツプ・
フロツプ４１８からの信号４とともに、
アンド・ゲート４３４（第２６図）の反転入力に
も送信されて、パリテイ・デコード指令である信
号PARDEC（φ4 RD）を発生し、マイクロプロ
セツサがパリテイ・デコードROM９９（第７Ｂ
図）からパリテイ・ビツト情報を読むことができ
るようにする。この信号は、更にインバータ４３
６（第２６図）を通して送信されて、信号
PARDECを発生する。

マイクロプロセツサ３０から発生した信号
は信号とともにアンド・ゲート４３８（第
２５図）の反転入力に送信されて、信号FR
RST（φ1 WR）を発生する。フレーム・リセツ
ト指令であるこの信号は、前に記憶したデータを
持つシフト・レジスタが新たなデータの収集を開
始することができるようにする。信号は信号
CMNDφ４とともにアンド・ゲート４４０（第２
６図）の反転入力にも送信され、その出力はゲー
ト４４２，４４４（第２６図）で構成されるラツ
チ４４１に接続される。該ゲート４４４の出力信
号NOMARG（φ4 WR）はマージンの要求なし
に、シフト・レジスタでセグメントを捕獲するこ
とができるようにする。ラツチ４４１はゲート４
４４の入力に信号RESETを送信してクリヤされ
る。

次のような１対のマイクロプロセツサの指令信
号が周期的符号の読取り制御に使用される。これ
ら信号に含まれる信号の１つはフリツプ・フロツ
プ４１８（第２４Ｃ図）からの信号ととも
にアンド・ゲート４４６（第２５図）の反転入力
に送信される信号を含み、その出力はノア・
ゲート４４８及び４５０によつて形成されるラツ
チ４４７に接続される。ゲート４４８の出力信号
PERIOD（φ3 RD）は周期的指令のセツトであ
り、FφCシフト・レジスタ８１Ｃ（第７Ａ図）が
周期的タグを捕獲することができるようにする。
ラツチ４４７は、アンド・ゲート４５２の反転入
力に供給された信号とともに信号を受信
してリセツトされる。ゲート４５２（第２５図）
の出力はラツチ４４７を構成するゲート４４８の
１入力に接続され、ノア・ゲート４５４の１入力
にも接続される。その出力信号（φ3
WR）はチツプ・リセツト指令であり、このチツ
プに含まれているロジツクの一般的リセツトであ
る。ゲート４５４に対するもう一方の入力はイン
バータ４５６の出力に接続され、その入力には
PWRRSTとして現われる。この信号は、また信
号となつてチツプ・ロジツクの一般的リ
セツトとなる。信号はインバータ４５８
に送信されて、信号RESETを出力する。信号
RESETはフレーム・カウンタをFRφにセツト
し、12シフト・レジスタのすべてのデータ捕獲を
リセツトし、前述の方法でホスト通信／OCIAイ
ンタフエースの送受信ロジツクをクリヤする。

１対のメモリー指令信号が使用されて、マイク
ロプロセツサ３０（第７Ｂ図）がOCIA３２及び
ホスト通信インタフエース９４を介して端末機３
４と通信することができるようにする。信号
はフリツプ・フロツプ４１８（第２４Ｃ図）から
アンド・ゲート４６０（第２５図）の反転入力に
対して信号とともに送信される。ゲート４
６０の出力信号RD COM（φ2 RD）は、OCIAの
レジスタに記憶されていた端末機からのデータを
マイクロプロセツサが読出しうるようにする。信
号はフリツプ・フロツプ４１８からアンド・
ゲート４６２（第２５図）の反転入力に対し、信
号とともに、バスを介して送信されたWR
COM信号（φ2 WR）を発生する。この信号は、
OCIAを介してマイクロプロセツサがデータを端
末機に送信することができるようにする。

SRバスを調整する３−状態ドライバ２５８を
制御する信号（第２４Ｂ）はマイクロプ
ロセツサのメモリー指令信号と、フリツ
プ・フロツプ４１８（第２４Ｃ図）からナンド・
ゲート４６４の入力に送信された４とに
よつて作られる。ゲート４６４の出力はインバー
タ・ゲート４６６によつて反転され、その出力は
オア・ゲート４６８の反転入力に接続される。フ
リツプ・フロツプ４１８からゲート４６８の反転
入力に送信される他の信号はととであ
る。ゲート４６８の出力はインバータ・ゲート４
７０で反転されて、その出力信号はナン
ド・ゲート４７２の反転入力に接続される。ゲー
ト４７２のもう１方の入力には信号が接続さ
れる。ゲート４７２の出力は３−状態ドライバ２
５８のエネーブリング入力に接続されて、データ
をマイクロプロセツサに送信できるようにする。
RD及びの両信号は、SRデータ・バスから
マイクロプロセツサにデータを送信させるために
は、「ロー」でなければならない。

端末機３４（第７Ｂ図）はOCIA３２及びホス
ト通信インタフエース９４を介してマイクロプロ
セツサ３０と通信することができる。マイクロプ
ロセツサ３０から端末機３４に送られるべきデー
タはDBデータ・バス・ラインDB０〜DB７から
シフト・レジスタ５００（第２７図）に挿入され
る。マイクロプロセツサはシフト・レジスタ５０
０の並列負荷入力に対し、信号WR COMを出力
して、該ラインDB０〜DB７からデータを負荷
することができるようにする。信号WR COMは
フリツプ・フロツプ５０２のマスタ・セツト入力
にも送信される。フリツプ・フロツプ５０２の出
力はアンド・ゲート５０４の反転入力に接続さ
れ、信号WR COMが該ゲートの他の反転入力に
接続される。ゲート５０４の出力信号Ｒ
DATAはデータがホスト通信インタフエース９
４にあるということを端末機３４に通知する。信
号WR COMはフリツプ・フロツプ５０６のマス
タ・クリヤ入力にも送信され、そのＱ出力はゲー
ト５０８で反転される。インバータ５０８の出力
信号は、データがホスト通信インタフエー
ス９４から端末機にクロツク・アウトされたとき
に、マイクロプロセツサ３０（第２９図）に通知
する。信号WR COMが「ハイ」になつたとき
に、それは信号を「ハイ」にして、データ
が送信待ちであるということを表示する。

信号WR COMはシフト・レジスタ５１０（第
２７図）の並列負荷入力にも送信される。このシ
フト・レジスタは、ホスト通信インタフエースか
ら端末機に対してデータをクロツク・アウトする
クロツキング・パルスをカウントする。
端末機がデータの受信待ちとなつたときに、イン
バータ５１２を介してラインの１群のパ
ルスをシフト・レジスタ５００，５１０及びフリ
ツプ・フロツプ５０２，５０６に送信する。最初
の８パルスがDBデータ・ラインDB０〜
DB７からのデータを、シフト・レジスタ５０
０、フリツプ・フロツプ５０２、アンド・ゲート
５０４を通し、Ｒ DATAライン及びOCIAを介
して端末機にクロツク・アウトする。第９番目の
パルスはフリツプ・フロツプ５０６の出
力を「ハイ」にし、信号を「ロー」に下げ
てデータすべてが端末機に送られたということを
表示する。

端末機がマイクロプロセツサに送るべきデータ
を持つ場合は、ライン（第２８図）を介
して直列に、ホスト通信インタフエースにデータ
を送信する。そのデータはシフト・レジスタ５１
４及び５１６に送信される。端末機は、ゲート５
１８で反転されてシフト・レジスタ５１４，５１
６，５２０に送信される信号０によつて該
データを該シフト・レジスタにクロツク・インす
る。１バイトのデータがシフト・レジスタ５１４
及び５１６にクロツク・インされたときに、クロ
ツク・パルス０をカウントするシフト・レ
ジスタ５２０の出力は「ハイ」となる。この出力
信号Ｒ COMMはノア・ゲート５２２（第１８
図）に送信され、その出力はノア・ゲート２４７
の反転入力に接続される。ゲート２４７の出力信
号は、信号Ｒ COMMが「ハイ」に
なつたときに、「ロー」となり、マイクロプロセ
ツサに対してSRデータ・バスを読むように信号
を送る。

信号Ｒ COMMは３−状態バツフア２５３
（第１９図）にも送信される。信号 の発生
によつて、マイクロプロセツサがSRデータ・バ
スを読取るときに、信号Ｒ COMMはバツフア
２５３を介してSRデータ・バス・ラインのSR７
に送信される。Ｒ COMM信号が「ハイ」であ
るから、現ラインSR７が「ハイ」であるという
ことを見たマイクロプロセツサは、それが読取ら
れるのを待つている端末機からのデータであると
いうことがわかる。ここで、マイクロプロセツサ
はRD COM信号を発生して３−状態バツフア５
２６及び５２８（第２８図）を可能化し、SRデ
ータ・バスを介して端末機データをマイクロプロ
セツサに送信する。信号RD COMはインバータ
５３２を介してオア・ゲート５３０にも送信され
る。ゲート５３０はシフト・レジスタ５２０のリ
セツトを行う。

第２９図に表わされているように、マイクロプ
ロセツサ３０はスロツト・スキヤナのために使用
することができ、ドライバ５３３から出力される
４つの出力ラインを持つ。それらは、音声用のラ
イン（TONE）５３４と、有効ライン用のライ
ン（GD LINE）５３６と、無効ライト用のライ
ン（BD LITE）５３８と、レーザ・オン用のラ
イン（LASER ON）５４０等である。「音声」
信号はラベルが読取られたときに常に発音する可
聴信号を制御する。「有効ライト」信号はラベル
の読取りが有効であることを示すライトを点灯す
る。「無効ライト」信号はラベルの読取りが無効
であつたことを示すライトを点灯する。「レー
ザ・オン」信号はレーザ・ビームを投射させるこ
とができる窓のシヤツタを制御する。又、ライン
５３７及び５３９には、テスト信号TEST
ENABLE及びTEST DATAが出力され、カウ
ンタ制御チツプ２２（第６図）に送信されて、後
述するような方法により、チツプ２４及び２８の
回路のための診断ルーチンを開始する。

次に、第３１Ａ図及び第３１Ｂ図をみると、そ
れらはともに接続されて、複数の半導体集積回路
チツプに組込まれている第６図のデコーデイン
グ・システムを表わす。そこにあるスロツト・ス
キヤナ・ユニツト２０は、変遷パルス及び
STVの発生間の間隔をカウントする間隔カウン
タとともに、先入先出（FIFO）シフト・レジス
タ記憶ユニツト９６（第３２図）とが設けられて
いるカウンタ制御チツプ２２に対して、該変遷パ
ルス及びを出力する。該FIFOは前述
したように間隔カウントを表わす11ビツトのデー
タＤ０乃至Ｄ１０，CLK，VIDEO等の各信号を
デコーダ・チツプ２４に出力する。「符号デコー
デイング・システム」と称する前述の出願に詳細
に述べられているデコーダ・チツプ２４は
NMOS／LSIチツプである。デコーダ・チツプ２
４は前述した「符号処理システム」に詳細に述べ
られているフレーム制御チツプ２８に対して、信
号MARK，EQUAL，PARITY，CLK等ととも
に、ビツトBCD０〜BCD３から成る４ビツト16
進数を出力する。該フレーム制御チツプ２８は
NMOS／LSIチツプである。

前述したように、デコーダ・チツプ２４から出
力する16進数は有効又は無効キヤラクタの指定を
含む。信号MARK，EQUAL，PARITYを使用
するフレーム制御チツプ２８は有効キヤラクタを
無効キヤラクタから分離し、次いで、マイクロプ
ロセツサ・チツプ３０（第２９図）に制御信号
SYMCAPを出力して、フレーム制御チツプ２８
に記憶されている有効キヤラクタを、ラインDB
０乃至DB７を介してマイクロプロセツサ・チツ
プに出力するか、又はホスト端末機３４からのク
ロツキング信号 の受信に応答してライン
Ｒ DATAを介し、ホスト端末機３４に対し出
力するかのいずれかを可能にする制御信号ALE，
RD，を発生する。マイクロプロセツサ・チ
ツプ３０は、フレーム御チツプ２８に記憶されて
いる有効キヤラクタを処理するほか、該フレーム
制御チツプ２８から送信されたデータをチエツク
して、その読取りが有効読取の場合には信号GO
LITEを出し、無効読取の場合には信号BD
LITEを出力することによつて読取動作の有効性
を表示する。マイクロプロセツサ・チツプ３０
は、またスロツト・スキヤナ・ユニツト２０のレ
ーザをターン・オンして読取動作を開始させる信
号 とともに発生するようにし、オペ
レータに対して、読取りの型を示す可聴信号の発
生を制御する信号TONEを発生する。詳細に後
述するように、マイクロプロセツサ・チツプ３０
は、該マイクロプロセツサ・チツプ３０がデコー
デイング・システムの診断ルーチンを供給するこ
とができるようにするために、診断ルーチン
TEST ENABLE及びTEST DATAを発生して
カウンタ制御チツプ２２に送信し、その結果、デ
コーダ・チツプ２４及びフレーム制御チツプ２８
を通して送信されるテスト符号を発生させる。

次に、第３２図をみると、そこにはカウンタ制
御チツプ２２（第３１Ａ図）の詳細なブロツク図
が表わされている。そこに含まれている間隔カウ
ンタ及び制御ユニツト５４４はビデオ信号
及びの発生間の間隔を表わすバイナリ・カ
ウントを出力する。それらビデオ信号はスロツ
ト・スキヤナ・ユニツト２０に設けられているビ
デオ増幅器５４６から発生し、公知の方法で動作
するものである。詳細に後述するように、間隔カ
ウンタ及び制御ユニツト５４４は、間隔の幅を表
わす11ビツトのバイナリ・カウントをバス５４８
を介してFIFO記憶ユニツト９６（第３２図）に
出力する。該FIFO９６は、ライン５５０を介し
て、制御ユニツト５４４に設けられている
VIDEOフリツプ・フロツプ６２０（第３３Ｃ図）
から発生した信号VIDを受信する。それは処理さ
れるべき間隔をバー又はスペースとして表わすも
のである。信号VIDは、ライン１００を介し、信
号VIDEOとしてFIFO９６からデコーダ・チツプ
２４（第３１Ａ図）に出力されるとともに、11ビ
ツト・バイナリ・カウントＤ１乃至Ｄ１０もバス
２３を介して該FIFO９６からデコーダ・チツプ
２４（第３１Ａ図）に出力され、該デコーダ・チ
ツプがそのバイナリ・カウントをデコードして、
前述の出願「符号デコード・システム」に充分開
示されているようなスロツト・スキヤナ・ユニツ
ト２０から発生した間隔の特性を表わすデータを
出力することができるようにする。そのほか、カ
ウンタ制御チツプ２２に含まれているものとして
は、システム・クロツクを供給する40MHz発振器
２６と、ライン１０２を介して、間隔カウンタに
オーバーフロー状態が発生したときにエラー信号
として使用するクロツク信号CLKをデコーダ・
チツプ２４に出力するオーバーフロー及びクロツ
ク・ユニツト２４とがある。前述の出願「符号デ
コード・システム」に充分述べられているよう
に、オーバーフロー状態は、間隔カウンタが、信
号又はのいずれかによつて中断される
ことなく所定のカウントに達したときに発生す
る。

次に、第３３Ａ図乃至第３３Ｃ図は、ともに接
続されて、間隔カウンタ及び制御ユニツト５４４
（第３２図）の１部を開示する図である。第３３
Ａ図に見られるように、変遷信号が「ロー」
となり、スペースからバーへの変遷を示したとき
はいつでも、該信号はドライバ５５４を介してア
ンド・ゲート５５６の１の反転入力に送信され、
該ゲート５５６の他の入力には、現在「ロー」で
ある信号VIDとTEST ENABLEとが接続されて
いるので、該信号によつて、アンド・ゲー
ト５５６はノア・ゲート５５８を介してフリツ
プ・フロツプ５６０のセツト入力に対して「ハ
イ」信号を出力することができ、該フリツプ・フ
ロツプ５６０をセツトする。フリツプ・フロツプ
５６０がセツトされると、そのＱ出力信号は「ハ
イ」となり、別の入力には40MHz発振器２６が接
続されているアンド・ゲート５６２に送信され
る。フリツプ・フロツプ５６０がセツトされる
と、それはアンド・ゲート５６２を可能化して発
振器２６からのクロツプ・パルスをゲートするこ
とができるようにする。該クロツク・パルスは、
第２のカツド（Quad）フリツプ・フロツプ５６
６（第３３Ｂ図）とともに、このときカウントを
開始するだろうジヨンソン・カウンタ（Johnson
Counter）を形成するカツド・フリツプ・フロツ
プ５６４に対し、クロツク・パルスJCKとして現
われるであろう。

ジヨンソン・カウンタは所定のカウントまでカ
ウントし、その期間中、間隔カウンタ５７４は、
詳細に後述するように、前のカウント動作の結果
としてそこに含まれているカウントをFIFO９６
（第３２図）に出力することができるようにする。
この実施例では、ジヨンソン・カウンタはカウン
ト・アツプし、そのとき、ナンド・ゲート５６８
（第３３Ｂ図）を介して信号を出力し、その
信号はライン５７０を介してフリツプ・フロツプ
５６０（第３３Ａ図）のリセツト入力に送信され
て、該フリツプ・フロツプをリセツトする。信号
ENDは、フリツプ・フロツプ５７２，５７６〜
５８６（第３４Ａ図乃至第３４Ｃ図）及びカウン
タ５８８から成り、全体的に５７４で示されてい
る間隔カウンタの第１段であるＤ型フリツプ・フ
ロツプ５７２（第３４Ａ図）のリセツト入力に対
して、ライン５７０を介して送信される。詳細に
後述するように、間隔カウンタ５７４はプリセツ
トされ、次の変遷信号を受信するまでカウ
ントを発生する。該信号はドライバ５９０
（第３３Ａ図）、アンド・ゲート５９２及びノア・
ゲート５５８を介してフリツプ・フロツプ５６０
のセツト入力に送信されて、再び該フリツプ・フ
ロツプをセツトし、前述した方法によりジヨンソ
ン・カウンタの動作を開始する。フリツプ・フロ
ツプ５６０がセツトされると、その出力は「ロ
ー」になり、その信号はアンド・ゲート５９４の
１方の入力に送信され、その他の入力には40MHz
発振器２６の出力が接続されている。フリツプ・
フロツプ５６０がセツトされると、40MHz発振器
２６からライン５９６を介して、間隔カウンタ５
７４の第１段フリツプ・フロツプ５７２のクロツ
ク入力に送信されているクロツク信号ICKのアン
ド・ゲート５９４によるゲートをデイセーブル
（disable）して、該カウンタを停止する。これら
の構成からわかるように、フリツプ・フロツプ５
６０が信号によつて、ジヨンソン・カウン
タの動作の終りでリセツトされたときに、アン
ド・ゲート５９４は可能化されて、クロツク・パ
ルスICKを間隔カウンタ５７４に送信し、該カウ
ンタ５７４を可能化してそのカウント動作を継続
する。

フリツプ・フロツプ５６０のセツトの結果とし
て、ジヨンソン・カウンタ５６３（第３３Ａ図及
び第３３Ｂ図）の動作は信号（第３３Ｂ図）
を発生する。アンド・ゲート６００（第３３Ｂ
図）の出力に現われた信号はインバータ６０
２（第３４Ｂ図）を介してそれぞれフリツプ・フ
ロツプ５７６乃至５８６及びカウンタ５８８（第
３４Ａ図乃至第３４Ｃ図）に送信され、該間隔カ
ウンタをプリセツトする。この実施例では、ジヨ
ンソン・カウンタは14までカウント・アツプし
て、そのとき信号を発生する。次いで、信
号ICKが発生され、間隔カウンタがカウントの開
始をすることができるようにする。フリツプ・フ
ロツプ５６０のセツトとジヨンソン・カウンタ５
６３の動作との結果生じた各変遷信号又は
RTVの発生と同時に、信号はアンド・ゲート
６０４（第３３Ａ図）から出力され、その信号は
クロツク源（図示していない）に送信され、その
結果クロツキング信号を発生してFIFO９６（第
３４Ａ図、第３４Ｂ図）に送信され、その信号は
間隔カウンタ５７４のバイナリ・カウント出力を
出力ラインＤ０乃至Ｄ１０を介してデコーダ・チ
ツプ２４（第３１Ｂ図）に送信するために、
FIFOからクロツク・アウトされる。

変遷信号及び（第３３Ａ図）が発生
すると、それはカウントされた間隔がバーか又は
スペースかを示す信号VIDEO（第３４Ｂ図）の出
力を生じさせることになる。信号VIDEOが「ハ
イ」であれば間隔はバーであり、信号VIDEOが
「ロー」であれば間隔はスペースである。第３３
Ａ図に示されているように、信号はアン
ド・ゲート５５６から「ハイ」信号として出力さ
れ、その信号は、ライン６０８を介し、インバー
タ６１０を通してナンド・ゲート６１２（第３３
Ａ図）に送信される。該ゲート６１２への他の入
力信号TSは、このときは「ロー」であり、その
出力はライン６１４を介してナンド・ゲート６１
６（第３３Ｂ図）の１入力に送信されて信号「ロ
ー」をＤ型フリツプ・フロツプ６１８の反転セツ
ト入力に出力する。フリツプ・フロツプ６１８が
セツトされると、そのＱ出力信号SETが「ハイ」
となり、それがフリツプ・フロツプ６２０（第３
３Ｃ図）のＪ入力に送信されて該フリツプ・フロ
ツプをセツトし、そのＱ出力信号VIDが「ハイ」
となつて、その間隔が「バー」であることを表示
する。信号VIDはライン６２２を介してナンド・
ゲート６２４（第３４Ｃ図）の１入力に送信さ
れ、そこでシステム・クロツクでクロツクさ
れて該ゲート６２４で通り、オア・ゲート６２６
を介してFIFO９６（第３４Ｂ）に送信され、該
FIFO９６に送信後、そのFIFOの出力に信号
VIDEOとして現われる。

間隔がスペースであることを示す変遷信号
RTVが発生したときには、該信号はインバータ
５９０、アンド・ゲート５９２、インバータ６２
８（第３３Ａ図）、ナンド・ゲート６３０及びラ
イン６３２を介してナンド・ゲート６３４（第３
３Ｂ図）に送信される。その信号はナンド・ゲー
ト６３４でゲートされて、フリツプ・フロツプ６
３６のセツト入力に送られ、該フリツプ・フロツ
プをセツトしてそのＱ出力信号RESを「ハイ」
にする。次に、信号RESはインバータ６３８を
介してナンド・ゲート６１６の１入力に送信さ
れ、該ナンド・ゲート６１６をデイセーブルして
ライン６１４に現われた「ハイ」信号をフリツ
プ・フロツプ６１８のセツト入力に送信するのを
防止する。そのため、フリツプ・フロツプ６１８
は次のクロツク信号によつてトグルされて、その
Ｑ出力信号SETを「ロー」にし、JKフリツプ・
フロツプ６２０をトグルしてそのＱ出力信号VID
を「ロー」にし、出力信号を「ハイ」にす
る。信号VIDが「ハイ」になると、FIFOの出力
に現われている信号VIDEOは「ロー」となり、
走査中の間隔はスペースであることを表示する。

スロツト・スキヤナ・ユニツト２０（第３１Ｂ
図）がマージン又はコード・バー符号以外の何か
を走査している場合には、間隔カウンタ５７４
（第３４Ａ図乃至第３４Ｃ図）は所定のカウント
までカウントし、そのカウントに達すると、カウ
ンタ５８８（第３４Ｃ図）はライン６４０を介し
てナンド・ゲート６４２の１入力に信号を出力し
て該ゲート６４２を可能化する。ゲート６４２
は、その結果、オーバーフロー信号を出力
し、ライン６４４を介してオア・ゲート６４６
（第３４Ｂ図）の１入力にそれを送信し、該ゲー
トは間隔カウンタ５７４に信号を出力し、該カウ
ンタを所定のカウントにプリセツトする。このカ
ウントはスロツト・スキヤナ２０で走査されるす
べての間隔の処理を完成することができるように
する。

前述したように、マイクロプロセツサ３０はド
ライバ５３３（第２９図）からライン５３７，５
３９を介して間隔カウンタ及び制御ユニツト５４
４（第３２図）に信号TEST ENABLE及び
TEST DATAを出力して、このシステムのため
の診断ルーチンを開始させる。信号TEST
DATAがトグルする間、信号TEST ENABLE
が「ハイ」となつて、符号に見られる変遷をシミ
レートする。第３３Ｂ図に表わされているよう
に、ライン５３９に現われた信号TEST DATA
はフリツプ・フロツプ６５０のＤ入力に送信され
て、20MHzクロツク信号の次の立上り端が発生し
たときに該フリツプ・フロツプをトグルする。バ
ーの存在を模擬して（simulat−ing）TEST
DATAが「ハイ」になつたときに、フリツプ・
フロツプ６５０のＱ出力信号は「ハイ」となり、
Ｑ出力信号は「ロー」となる。Ｄ入力がフリツ
プ・フロツプ６５０のＱ出力に接続されている第
２のフリツプ・フロツプ６５４は初期的に「ハ
イ」レベルの出力信号を有する。フリツプ・フ
ロツプ６５０の出力と、フリツプ・フロツプ６
５４の出力とは排他的オア・ゲート６５６の入
力に接続される。ゲート６５６の出力信号TOR
は「ハイ」になる。信号TORはナンド・ゲート
６６０の１入力と第２のナンド・ゲート６６２の
１入力に送信され、６６０の他の入力には「ハ
イ」であるTEST DATAが送信され、ゲート６
６２の他の入力にはインバータ６６４を介して送
信されたTEST DATAが入力される。ゲート６
６０の出力が「ロー」になり、それはナンド・ゲ
ート６６８の１入力に「ハイ」信号として現われ
る前に、インバータ６６６を介して送信される。
ナンド・ゲート６６８の他の入力には、「ハイ」
信号のTEST ENABLEが現われ、ナンド・ゲー
ト６６８から「ロー」信号TSを出力させる。ナ
ンド・ゲート６６２の出力に現われた「ハイ」信
号はインバータ６７０を介してナンド・ゲート６
７２の１入力に送信され、該ゲート６７２の他の
入力には「ハイ」信号TEST ENABLEが現われ
て、ゲート６７２の出力における信号TRを「ハ
イ」にする。

「ロー」信号TSはライン６７４を介してナン
ド・ゲート６１２（第３３Ａ図）の１入力に送信
され、ライン６１４に「ハイ」信号を出力して、
前述したように、フリツプ・フロツプ６１８，６
２０（第３３Ｃ図）をセツトし、６２０のＱ出力
信号VIDを「ハイ」にし、FIFO９６の出力に現
われているバイナリ・カウントによつて、「バー」
が表われているということを表示する。信号
TEST DATAが「ロー」になつたときに、第３
３Ｂ図及び第３３Ｃ図のロジツクは信号TRを
「ロー」にするだろう。

「ロー」信号TRはライン６７６を介してナン
ド・ゲート６３０（第３３Ａ図）に送信され、前
述したように、フリツプ・フロツプ６３０，６２
０をトグルして、信号がスペースを表わすこ
とができるようにする。

第３３Ｂ図に表わされているように、オア・ゲ
ート６５６の出力ライン６５８に現われた出力信
号TORはノア・ゲート５５８（第３３Ａ図）の
１入力に送信され、フリツプ・フロツプ５６０の
セツトを可能にする。前述したように、フリツ
プ・フロツプ５６０がセツトされると、ジヨンソ
ン・カウンタ５６３が所定のカウントの方にカウ
ント・アツプするようになり、間隔カウンタ５７
４の後続動作を可能にする。動作のために間隔カ
ウンタ５７４（第３４Ａ図）がプリセツトされた
ときに、ナンド・ゲート６８０の１入力に送信さ
れた信号TEST ENABLEは該ナンド・ゲートを
可能化して、インバータ６８２及びインバータ６
８４を介して間隔カウンタ５７４の第２段である
JKフリツプ・フロツプ５７６のクロツク入力に
クロツク信号φ2をゲートする。第３５図に表わ
されているように、４ビツト・カウンタ６５８は
フリツプ・フロツプ５６６（第３３Ｂ図）から発
生した20MHzクロツク信号を受信して複数のクロ
ツク信号を出力し、そのうちのクロツクφ2は２
１／２ＭHzの周波数を示し、ライン６８６を介して
ナンド・ゲート６８０に送信され、間隔カウンタ
の動作の発生を可能にする。このカウンタは
UPC符号の間隔に近い信号TEST DATAのトグ
ルから発生した間隔をカウントする。間隔カウン
タ５７４（第３４Ａ図）の出力カウントは信号
VIDEOとともにFIFO９６からデコーダ・チツプ
２４（第３１図）に出力され、前述の出願「符号
デコード・システム」に記述されている方法によ
つてデコードされる。次に、デコードされたデー
タはフレーム制御チツプ２６に送信され、マイク
ロプロセツサ３０に出力され、そこで該デコー
ド・システムから発生したキヤラクタが該マイク
ロプロセツサのROMに設けられているテーブル
でチエツクされ、該デコード・システムの状態を
示す信号（図示されていない）を該マイクロプロ
セツサが発生することができるようにする。