JPS641976B2 - - Google Patents
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- JPS641976B2 JPS641976B2 JP53050862A JP5086278A JPS641976B2 JP S641976 B2 JPS641976 B2 JP S641976B2 JP 53050862 A JP53050862 A JP 53050862A JP 5086278 A JP5086278 A JP 5086278A JP S641976 B2 JPS641976 B2 JP S641976B2
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- 230000005669 field effect Effects 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 18
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 102220619236 Transmembrane protein 180_C24Y_mutation Human genes 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は論理回路に関し、特に絶縁ゲート型電
界効果トランジスタを用いた論理回路に関するも
のである。
界効果トランジスタを用いた論理回路に関するも
のである。
以下の説明は、すべて絶縁ゲート型電界効果ト
ランジスタのうち代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理１レベルであ
り、低レベルが論理０レベルである。しかし、回
路的にはＰチヤネルMOSTでも本質的に同様で
ある。
ランジスタのうち代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理１レベルであ
り、低レベルが論理０レベルである。しかし、回
路的にはＰチヤネルMOSTでも本質的に同様で
ある。
基本入力クロツクがTTLレベルであるMOSダ
イナミツク・ランダムアクセスメモリ（以下
RAMと称す）においては特にアドレスアクセス
がクロツクからのアクセスより速い、すなわちア
クセスがイネーブルになつてからアドレスが有効
になる規格のものがある。かかる規格のものはア
ドレス・セツトアツプ時間が負（マイナス）とし
て規定され、回路的にはこれに関係する活性化タ
イミングの発生をこの分クロツクのタイミングよ
り遅らせる必要がある。この遅れは規格値を保証
できる最小限に採らないと規格値に対する余分な
アクセスタイムの遅れとなつてあらわれる。従つ
て、アドレスセツトアツプ時間を決める活性化タ
イミングの発生時刻を適切にコントロールするこ
とが要求される。
イナミツク・ランダムアクセスメモリ（以下
RAMと称す）においては特にアドレスアクセス
がクロツクからのアクセスより速い、すなわちア
クセスがイネーブルになつてからアドレスが有効
になる規格のものがある。かかる規格のものはア
ドレス・セツトアツプ時間が負（マイナス）とし
て規定され、回路的にはこれに関係する活性化タ
イミングの発生をこの分クロツクのタイミングよ
り遅らせる必要がある。この遅れは規格値を保証
できる最小限に採らないと規格値に対する余分な
アクセスタイムの遅れとなつてあらわれる。従つ
て、アドレスセツトアツプ時間を決める活性化タ
イミングの発生時刻を適切にコントロールするこ
とが要求される。
従来このためにTTLレベルの入力クロツクを
MOSレベルに変換するインバータ初段出力を多
段インバータから成る遅延回路に通し、その遅延
出力をアドレス・セツトアツプ時間を決める活性
化タイミングとして用いているが、遅延時間のコ
ントロールが困難であり、一定した立ち上りの出
力を得られるかどうかが問題であつた。即ち一定
していないと、アクセスタイムの大きいばらつき
に連がり、結果として遅延時間のコントロールが
困難で、出力も立ち上りが鈍く、高レベルが電源
レベルで安定しがたいものであつた。
MOSレベルに変換するインバータ初段出力を多
段インバータから成る遅延回路に通し、その遅延
出力をアドレス・セツトアツプ時間を決める活性
化タイミングとして用いているが、遅延時間のコ
ントロールが困難であり、一定した立ち上りの出
力を得られるかどうかが問題であつた。即ち一定
していないと、アクセスタイムの大きいばらつき
に連がり、結果として遅延時間のコントロールが
困難で、出力も立ち上りが鈍く、高レベルが電源
レベルで安定しがたいものであつた。
本発明の目的は遅延時間のコントロールが容易
に行なえ、出力の立ち上がり特性、電圧特性が優
れた遅延機能を有する論理回路を提供することに
ある。
に行なえ、出力の立ち上がり特性、電圧特性が優
れた遅延機能を有する論理回路を提供することに
ある。
本発明による論理回路は、入力信号端子と出力
信号端子とを含む論理部と、第１と第２の電源端
子との間に直列に接続された第１の電界効果トラ
ンジスタと、第１の電界効果トランジスタよりも
電流能力の大きい第２の電界効果トランジスタを
含む直列回路と、該出力端子に接続して設けられ
たクランプ手段とを含み、上記第１のトランジス
タのゲートには上記出力端子を経た信号を印加せ
しめ、上記第２のトランジスタのゲートには上記
入力端子を経た信号を印加せしめ、上記第１およ
び第２のトランジスタの中間接続点の電位の上記
第２の電位への移行に伴なつて、上記クランプ手
段を開放するようにしたことを特徴とする。
信号端子とを含む論理部と、第１と第２の電源端
子との間に直列に接続された第１の電界効果トラ
ンジスタと、第１の電界効果トランジスタよりも
電流能力の大きい第２の電界効果トランジスタを
含む直列回路と、該出力端子に接続して設けられ
たクランプ手段とを含み、上記第１のトランジス
タのゲートには上記出力端子を経た信号を印加せ
しめ、上記第２のトランジスタのゲートには上記
入力端子を経た信号を印加せしめ、上記第１およ
び第２のトランジスタの中間接続点の電位の上記
第２の電位への移行に伴なつて、上記クランプ手
段を開放するようにしたことを特徴とする。
また本発明によればドレインが第１の電源に連
がりゲートが予備充電され、ゲートとソース間に
第１のコンデンサが付加される第１の絶縁ゲート
型電界効果トランジスタ（以下IGFETと称す）、
ゲートにTTLレベル信号の第１クロツクが入り、
ソースが第２の電源に連がる第２のIGFETにつ
いて、第１のIGFETのソース及び第２のIGFET
のドレインが共通となり、第３のIGFETのドレ
イン及び第４のIGFETのゲートに接続された、
第３のIGFETのゲートは第１の電源にソースは
第５のIGFETのゲートに連がり、第５のIGFET
のドレインは第１の電源に連がり、ゲートとソー
スの間に第２のコンデンサが付加され、ソースは
第６のIGFETのドレインに接続され、第６の
IGFETのゲートは第４のIGFETのドレイン及び
第７のIGFETのソースにソースは第２の電源に
連がり、第４のIGFETのソースは第２の電源に
連がり、第７のIGFETのドレインは第１の電源、
ゲートは第１クロツクと同相の第２クロツクに接
続され、共通である第５のIGFETのソース及び
第６のIGFETのドレインを出力とするIGFETを
用いた論理回路が得られる。
がりゲートが予備充電され、ゲートとソース間に
第１のコンデンサが付加される第１の絶縁ゲート
型電界効果トランジスタ（以下IGFETと称す）、
ゲートにTTLレベル信号の第１クロツクが入り、
ソースが第２の電源に連がる第２のIGFETにつ
いて、第１のIGFETのソース及び第２のIGFET
のドレインが共通となり、第３のIGFETのドレ
イン及び第４のIGFETのゲートに接続された、
第３のIGFETのゲートは第１の電源にソースは
第５のIGFETのゲートに連がり、第５のIGFET
のドレインは第１の電源に連がり、ゲートとソー
スの間に第２のコンデンサが付加され、ソースは
第６のIGFETのドレインに接続され、第６の
IGFETのゲートは第４のIGFETのドレイン及び
第７のIGFETのソースにソースは第２の電源に
連がり、第４のIGFETのソースは第２の電源に
連がり、第７のIGFETのドレインは第１の電源、
ゲートは第１クロツクと同相の第２クロツクに接
続され、共通である第５のIGFETのソース及び
第６のIGFETのドレインを出力とするIGFETを
用いた論理回路が得られる。
以下本発明を図面を参照して説明する。
第１図に本発明の基本回路構成を示し第２図に
本発明に関連する動作波形図を示す。φ1が所要
のアドレスセツトアツプ時間を決定する活性化タ
イミングであるとし、この信号φ1はTTLレベル
クロツクTTLが高レベルから低レベルに移行
しこれを受けてRAMが活性期間に入ると、
MOSTQ3及びQ6が非導通になり、MOSTQ2を通
して節点２が上昇し始め、ブートストラツプコン
デンサC1Fにより節点１のレベルが上昇して節点
１の電位は VDD−閾値電圧＋C1F／C1＋C1F×V2。
本発明に関連する動作波形図を示す。φ1が所要
のアドレスセツトアツプ時間を決定する活性化タ
イミングであるとし、この信号φ1はTTLレベル
クロツクTTLが高レベルから低レベルに移行
しこれを受けてRAMが活性期間に入ると、
MOSTQ3及びQ6が非導通になり、MOSTQ2を通
して節点２が上昇し始め、ブートストラツプコン
デンサC1Fにより節点１のレベルが上昇して節点
１の電位は VDD−閾値電圧＋C1F／C1＋C1F×V2。
ここで、C1は節点１の容量であり、V2は節点
２の電圧である。
２の電圧である。
かくしてMOSTQ2は非飽和領域を維持し、節
点２はVDDレベルまで達する。これを受けて
MOSTQ4を通して節点３が（VDD一閾値電圧）レ
ベルまで充電されると共に、MOSTQ9が導通す
る。この時点で、φ1の上昇を抑えているのは
MOSTQ5より充分電流能力を大きく採つた
MOSTQ7であり、節点５が低レベルに移行して
から、MOSTQ7が非導通になり、φ1が上昇する
ことになる。φ1が上昇してから、Ｐが低レベル
に移行するので、この時点では、MOSTQ8及び
Q9とも導通し、節点５のレベル変化はMOSTQ8
及びQ9の電流能力の採り方でコントロールされ
る。即ち、MOSTQ9の電流能力がMOSTQ8より
充分大きい場合は、MOSTQ9の導通により節点
５は直ちに低レベルに移行し、MOSTQ7が非導
通になつて、この結果φ1が上昇するが、φ1が立
ち上りよくVDDレベルに達するようブートストラ
ツプコンデンサC3Fの充電を充分行なわねばなら
ないという条件が付帯する。上述した如き従来み
られるアドレスセツトアプ時間の負値規格は、−
10nsでこの条件は満たされる。MOSTQ8の電流
能力がMOSTQ9と同程度の場合は、大きい場合
に比べて節点５の立ち下りは鈍り、MOSTQ7が
非導通になる時刻が遅れ、φ1の立ち上りもそれ
からとなる。MOSTQ8の電流能力をMOSTQ9よ
り大きくすることは、節点５の下降φ1の上昇、
Ｐの下降という順序で動作する第１図の回路で
は、節点５が下降しないため、行なえない。結局
MOSTQ9の電流能力をMOSTQ8に対し同等以上
とし、MOSTQ7の電流能力をMOSTQ5より充分
大きくして、この範囲での節点５の立ち下りによ
り、φ1の立ち上り時間がコントロールされる。
節点２が上昇してから、節点５が低レベルに移行
するまでの期間、ブートストラツプコンデンサ
C3Fは（VDD一閾値電圧）レベルに充電される。
MOSTQ7が非導通になると、MOSTQ5を通して
φ1が上昇し始め、ブート・ストラツプコンデン
サC3Fにより節点３のレベルが上昇してこの電位
は、 VDD一閾値電圧＋C3F／C3＋C3F×V4 ここでC3は節点３の容量であり、V4は節点４、
即ちφ1の電圧である。
点２はVDDレベルまで達する。これを受けて
MOSTQ4を通して節点３が（VDD一閾値電圧）レ
ベルまで充電されると共に、MOSTQ9が導通す
る。この時点で、φ1の上昇を抑えているのは
MOSTQ5より充分電流能力を大きく採つた
MOSTQ7であり、節点５が低レベルに移行して
から、MOSTQ7が非導通になり、φ1が上昇する
ことになる。φ1が上昇してから、Ｐが低レベル
に移行するので、この時点では、MOSTQ8及び
Q9とも導通し、節点５のレベル変化はMOSTQ8
及びQ9の電流能力の採り方でコントロールされ
る。即ち、MOSTQ9の電流能力がMOSTQ8より
充分大きい場合は、MOSTQ9の導通により節点
５は直ちに低レベルに移行し、MOSTQ7が非導
通になつて、この結果φ1が上昇するが、φ1が立
ち上りよくVDDレベルに達するようブートストラ
ツプコンデンサC3Fの充電を充分行なわねばなら
ないという条件が付帯する。上述した如き従来み
られるアドレスセツトアプ時間の負値規格は、−
10nsでこの条件は満たされる。MOSTQ8の電流
能力がMOSTQ9と同程度の場合は、大きい場合
に比べて節点５の立ち下りは鈍り、MOSTQ7が
非導通になる時刻が遅れ、φ1の立ち上りもそれ
からとなる。MOSTQ8の電流能力をMOSTQ9よ
り大きくすることは、節点５の下降φ1の上昇、
Ｐの下降という順序で動作する第１図の回路で
は、節点５が下降しないため、行なえない。結局
MOSTQ9の電流能力をMOSTQ8に対し同等以上
とし、MOSTQ7の電流能力をMOSTQ5より充分
大きくして、この範囲での節点５の立ち下りによ
り、φ1の立ち上り時間がコントロールされる。
節点２が上昇してから、節点５が低レベルに移行
するまでの期間、ブートストラツプコンデンサ
C3Fは（VDD一閾値電圧）レベルに充電される。
MOSTQ7が非導通になると、MOSTQ5を通して
φ1が上昇し始め、ブート・ストラツプコンデン
サC3Fにより節点３のレベルが上昇してこの電位
は、 VDD一閾値電圧＋C3F／C3＋C3F×V4 ここでC3は節点３の容量であり、V4は節点４、
即ちφ1の電圧である。
かくしてφ1はVDDレベルに達する。MOSTQ12
の電流能力はMOSTQ11より充分大きく採つてあ
り、φ1の上昇を受けてＰが低レベルに移行する。
MOSTQ8が非導通となり節点５は大地電位に至
つて第１図の回路による信号φ1の活性期間は終
了する。以上よりMOSTQ8及びQ9から成るイン
バータにより、MOSTQ9の電流能力をMOSTQ8
に対し同等以上とする条件で、φ1の立ち上り位
置がコントロールされ、φ1を低レベルに維持す
る間ブートストラツプコンデンサC3Fが充電さ
れ、φ1が立ち上り速くVDD電源レベルまで達して
高速化も計ることができる。MOSTQ8及びQ9の
電流能力の設定により所要のアドレスセツトアプ
時間が得られる臨界位置でφ1を上昇させるとい
うのが本発明のねらいである。
の電流能力はMOSTQ11より充分大きく採つてあ
り、φ1の上昇を受けてＰが低レベルに移行する。
MOSTQ8が非導通となり節点５は大地電位に至
つて第１図の回路による信号φ1の活性期間は終
了する。以上よりMOSTQ8及びQ9から成るイン
バータにより、MOSTQ9の電流能力をMOSTQ8
に対し同等以上とする条件で、φ1の立ち上り位
置がコントロールされ、φ1を低レベルに維持す
る間ブートストラツプコンデンサC3Fが充電さ
れ、φ1が立ち上り速くVDD電源レベルまで達して
高速化も計ることができる。MOSTQ8及びQ9の
電流能力の設定により所要のアドレスセツトアプ
時間が得られる臨界位置でφ1を上昇させるとい
うのが本発明のねらいである。
次に第３図Ａ，Ｂおよび第４図を参照して本発
明の一実施例を説明する。
明の一実施例を説明する。
本実施例では第３図Ａに示す構成によりクロツ
クTTLに基いてタイミングφ1，φ2，φ3，Ｐおよ
びP0を発生させ、これらのタイミングにより駆
動されるアドレスインバータバツフアを第３図Ｂ
に示して説明するものである。TTLレベル入力
クロツクTTLが低レベルから高レベルに移行
しRAMがリセツトプリチヤージ期間に入ると、
MOSTQ3及びQ6が導通し、ここでMOSTQ3の電
流能力はMOSTQ2より充分大きく採つてあるた
め、まず節点２が低レベルに移行する。
MOSTQ4を通して、節点３が低レベルになり、
MOSTQ5が非導通になつてφ1が大地電位に移行
する。MOSTQ12が非導通になると、MOSTQ11
を通してＰが上昇し始め、ブート・ストラツプコ
ンデンサC6Fにより節点６のベルが上昇してこの
電位は VDD一閾値電圧＋C6F／C6＋C6F×V7 ここでC6は節点６の容量であり、V7は節点７、
即ちＰの電圧である。
クTTLに基いてタイミングφ1，φ2，φ3，Ｐおよ
びP0を発生させ、これらのタイミングにより駆
動されるアドレスインバータバツフアを第３図Ｂ
に示して説明するものである。TTLレベル入力
クロツクTTLが低レベルから高レベルに移行
しRAMがリセツトプリチヤージ期間に入ると、
MOSTQ3及びQ6が導通し、ここでMOSTQ3の電
流能力はMOSTQ2より充分大きく採つてあるた
め、まず節点２が低レベルに移行する。
MOSTQ4を通して、節点３が低レベルになり、
MOSTQ5が非導通になつてφ1が大地電位に移行
する。MOSTQ12が非導通になると、MOSTQ11
を通してＰが上昇し始め、ブート・ストラツプコ
ンデンサC6Fにより節点６のベルが上昇してこの
電位は VDD一閾値電圧＋C6F／C6＋C6F×V7 ここでC6は節点６の容量であり、V7は節点７、
即ちＰの電圧である。
MOSTQ11は非飽和領域を維持し、ＰはVDDレ
ベルまで達する。Ｐの上昇を受け、MOSTQ29を
通してP0が上昇し始め、ブート・ストラツプ・
コンデンサC13Fにより節点１３のレベルが上昇
して VDD一閾値電圧＋C13F／C13＋C13F×V14 ここでC13は節点１３の容量であり、V14は節
点１４、即ちP0の電圧である。
ベルまで達する。Ｐの上昇を受け、MOSTQ29を
通してP0が上昇し始め、ブート・ストラツプ・
コンデンサC13Fにより節点１３のレベルが上昇
して VDD一閾値電圧＋C13F／C13＋C13F×V14 ここでC13は節点１３の容量であり、V14は節
点１４、即ちP0の電圧である。
MOSTQ29は非飽和領域を維持し、P0はＰとほ
ぼ同期した立ち上り波形を示す。MOSTQ31，
Q32，Q33，Q34，Q35及びQ36は遅延回路を構成
し、P0の上昇を受けて節点１５が上昇し、次い
で節点１６が下降し、その後節点１７が、
MOSTQ35を通し（VDD一閾値電圧）レベルまで
上昇して、MOSTQ28及びQ30を導通させ、P0を
低レベルに移行させる。即ち、P0はこの遅延回
路でコントロールされる期間すなわち遅延時間に
相当する期間高レベル即ちVDDレベルを保ち、そ
の後のＰの高レベル、すなわちリセツト・プリチ
ヤージ期間の内に低レベルになるワンシヨツト
リセツト プリチヤージタイミングである。この
タイミングＰ、及びP0により節点８、節点10，
φ2，φ3、節点１９、節点23、アドレス出力A′及び
Ａ′がリセツトされ、節点５、節点９、節点１８、
節点２０、節点２２、節点２４及び節点２９が
（VDD一閾値電圧）レベルにプリチヤージされる。
タイミングＰがゲート入力されたMOSTQ１５，
Ｑ２３，Ｑ２６，Ｑ４０，Ｑ４４，Ｑ４９は、電
流能力を回路動作に効かない程度に小さく採り、
ワン・シヨツト・リセツトプリチヤージタイミン
グP0により、リセツト或いはプリチヤージされ
たレベルの維持安定化に寄与する。クロツクφTTL
が高レベルが低レベルに移行し、活性期間に入る
と、MOSTQ3及びQ6が非導通になり、MOSTQ2
を通して節点２が上昇し始め、ブートストラツプ
コンデンサＣ１Ｆにより節点１のレベルが上昇し
てこの電位は VDD一閾値電圧＋C1F／C1＋C1F×V2 ここでC1は節点１の容量であり、V2は節点２
の電圧である。
ぼ同期した立ち上り波形を示す。MOSTQ31，
Q32，Q33，Q34，Q35及びQ36は遅延回路を構成
し、P0の上昇を受けて節点１５が上昇し、次い
で節点１６が下降し、その後節点１７が、
MOSTQ35を通し（VDD一閾値電圧）レベルまで
上昇して、MOSTQ28及びQ30を導通させ、P0を
低レベルに移行させる。即ち、P0はこの遅延回
路でコントロールされる期間すなわち遅延時間に
相当する期間高レベル即ちVDDレベルを保ち、そ
の後のＰの高レベル、すなわちリセツト・プリチ
ヤージ期間の内に低レベルになるワンシヨツト
リセツト プリチヤージタイミングである。この
タイミングＰ、及びP0により節点８、節点10，
φ2，φ3、節点１９、節点23、アドレス出力A′及び
Ａ′がリセツトされ、節点５、節点９、節点１８、
節点２０、節点２２、節点２４及び節点２９が
（VDD一閾値電圧）レベルにプリチヤージされる。
タイミングＰがゲート入力されたMOSTQ１５，
Ｑ２３，Ｑ２６，Ｑ４０，Ｑ４４，Ｑ４９は、電
流能力を回路動作に効かない程度に小さく採り、
ワン・シヨツト・リセツトプリチヤージタイミン
グP0により、リセツト或いはプリチヤージされ
たレベルの維持安定化に寄与する。クロツクφTTL
が高レベルが低レベルに移行し、活性期間に入る
と、MOSTQ3及びQ6が非導通になり、MOSTQ2
を通して節点２が上昇し始め、ブートストラツプ
コンデンサＣ１Ｆにより節点１のレベルが上昇し
てこの電位は VDD一閾値電圧＋C1F／C1＋C1F×V2 ここでC1は節点１の容量であり、V2は節点２
の電圧である。
かくしてMOSTQ2は非飽和領域に保たれ、節
点２はVDDレベルまで達する。節点２の上昇を受
けMOSTQ４を通して節点３が（VDD一閾値電
圧）レベルまで上昇すると同時にMOSTQ９及び
Ｑ１３が導通する。MOSTQ９の導通により、節
点５が低レベルに移行するが、この立ち下り時間
は、MOSTQ8及びＱ９の電流能力の採り方で、
コントロールされる。即ちMOSTQ９の電流能力
をMOSTQ８と同等以上とするという条件が付帯
し、大きくする程立ち下りが速くなる。
MOSTQ7が非導通になると、MOSTQ５を通し
てφ1が上昇し始め、ブート・ストラツプコンデ
ンサＣ３Ｆにより節点３が上昇してこの電位は、 VDD一閾値電圧＋C3F／C3＋C3F×V4 ここでC3は節点３の容量であり、V4は節点４、
即ちφ1の電圧である。
点２はVDDレベルまで達する。節点２の上昇を受
けMOSTQ４を通して節点３が（VDD一閾値電
圧）レベルまで上昇すると同時にMOSTQ９及び
Ｑ１３が導通する。MOSTQ９の導通により、節
点５が低レベルに移行するが、この立ち下り時間
は、MOSTQ8及びＱ９の電流能力の採り方で、
コントロールされる。即ちMOSTQ９の電流能力
をMOSTQ８と同等以上とするという条件が付帯
し、大きくする程立ち下りが速くなる。
MOSTQ7が非導通になると、MOSTQ５を通し
てφ1が上昇し始め、ブート・ストラツプコンデ
ンサＣ３Ｆにより節点３が上昇してこの電位は、 VDD一閾値電圧＋C3F／C3＋C3F×V4 ここでC3は節点３の容量であり、V4は節点４、
即ちφ1の電圧である。
かくしてMOSTQ5は非飽和領域に保たれ、φ1
はVDDレベルまで達する。ここで第３図Ｂに示さ
れたアドレスインバータバツフアの動作に着目す
るとφ1の上昇を受ける結果、節点２０及び節点
２２の間にアドレス入力Ａに応じたレベル差が生
じる。即ち、アドレス入力Ａが低レベルの場合、
節点１９は大地電位から C18／C18＋C19×（VDD一閾値電圧） (1) というレベルに上昇し、MOSTQ４３が導通して
節点２０は大地電位に向かう。ここでＣ１８，Ｃ
１９はそれぞれ節点１８、節点１９の容量であ
る。アドレス入力が高レベルの場合は導通してい
るMOSTQ３８及びＱ３９を通して節点１８の充
電電荷に放電され、節点１９は低レベル乃至大地
電位に保たれてMOSTQ４３は非導通となり、節
点２０は（VDD一閾値電圧）の充電レベルのまま
となる。一方、節点２２はφ1の上昇により、そ
の電位は C22／C22＋C23×（VDD一閾値電圧） (2) という基準としてのレベルに移行する。ここでＣ
２２，Ｃ２３はそれぞれ節点２２、節点２３の容
量である。以上よりアドレス入力に応じたレベル
差が得られることがわかる。φ1が上昇してから、
アドレス入力レベルに応じたレベル変化が節点１
９に伝わるため、それまでにアドレス入力レベル
が確定すればよく、アドレス・セツトアプ時間は
φ1の立ち上り時刻により決定される。節点２の
上昇を受けMOSTQ１３を通して前点８は（VDD
一閾値電圧）レベルまで上昇しこれにより
MOSTQ２１及びＱ２４のソース・フオロア出力
として、それぞれφ2及びφ3が上昇し始める。φ2
の上昇により、MOSTQ１７が導通すると
MOSTQ１７の電流能力はMOSTQ１６より充分
大きく採つてあり節点９が低レベルに移行する。
MOSTQ１９が非導通になると、MOSTQ１８を
通して節点１０が上昇し始め、ブートストラツプ
コンデンサＣ８Ｆにより節点８のレベルが上昇し
てこの電圧は VDD一閾値電圧＋C8F／C8＋C8F×V10 ここでＣ８は節点８の容量であり、V10は節点
１０の電圧である。
はVDDレベルまで達する。ここで第３図Ｂに示さ
れたアドレスインバータバツフアの動作に着目す
るとφ1の上昇を受ける結果、節点２０及び節点
２２の間にアドレス入力Ａに応じたレベル差が生
じる。即ち、アドレス入力Ａが低レベルの場合、
節点１９は大地電位から C18／C18＋C19×（VDD一閾値電圧） (1) というレベルに上昇し、MOSTQ４３が導通して
節点２０は大地電位に向かう。ここでＣ１８，Ｃ
１９はそれぞれ節点１８、節点１９の容量であ
る。アドレス入力が高レベルの場合は導通してい
るMOSTQ３８及びＱ３９を通して節点１８の充
電電荷に放電され、節点１９は低レベル乃至大地
電位に保たれてMOSTQ４３は非導通となり、節
点２０は（VDD一閾値電圧）の充電レベルのまま
となる。一方、節点２２はφ1の上昇により、そ
の電位は C22／C22＋C23×（VDD一閾値電圧） (2) という基準としてのレベルに移行する。ここでＣ
２２，Ｃ２３はそれぞれ節点２２、節点２３の容
量である。以上よりアドレス入力に応じたレベル
差が得られることがわかる。φ1が上昇してから、
アドレス入力レベルに応じたレベル変化が節点１
９に伝わるため、それまでにアドレス入力レベル
が確定すればよく、アドレス・セツトアプ時間は
φ1の立ち上り時刻により決定される。節点２の
上昇を受けMOSTQ１３を通して前点８は（VDD
一閾値電圧）レベルまで上昇しこれにより
MOSTQ２１及びＱ２４のソース・フオロア出力
として、それぞれφ2及びφ3が上昇し始める。φ2
の上昇により、MOSTQ１７が導通すると
MOSTQ１７の電流能力はMOSTQ１６より充分
大きく採つてあり節点９が低レベルに移行する。
MOSTQ１９が非導通になると、MOSTQ１８を
通して節点１０が上昇し始め、ブートストラツプ
コンデンサＣ８Ｆにより節点８のレベルが上昇し
てこの電圧は VDD一閾値電圧＋C8F／C8＋C8F×V10 ここでＣ８は節点８の容量であり、V10は節点
１０の電圧である。
MOSTQ２１及びＱ２４は非飽和領域に保た
れ、φ2及びφ3はVDDレベルまで達する。アドレ
ス・インバータ・バツフアにおいてφ1の上昇に
より節点２０及び節点２２にアドレス入力に応じ
たレベル差が生じてから、φ2を上昇させるよう
にすると、MOSTQ４７が導通し、MOSTQ４５
及びＱ４８から成るフリツプ・フロツプが活性化
される。この結果、アドレス入力が低レベルのと
きは、節点２０は大地電位に移行し、節点２２は
(2)式のレベルのままとなり、高レベルのときは節
点２０は（VDD一閾値電圧）のプリチヤージレベ
ルのままで節点２２が大地電位に移行する。これ
によりアドレス入力が低レベルのときはMOSTQ
５６が非導通になり、φ3の上昇を受けMOSTQ
５５を通して節点２５が上昇し始め、ブートスト
ラツプコンデンサＣ２４Ｆにより節点２４のレベ
ルが上昇してこの電位は VDD一閾値電圧＋C24F／C24＋C24F×V25 ここでＣ２４は節点２４の容量であり、V25は
節点２５の電圧である。
れ、φ2及びφ3はVDDレベルまで達する。アドレ
ス・インバータ・バツフアにおいてφ1の上昇に
より節点２０及び節点２２にアドレス入力に応じ
たレベル差が生じてから、φ2を上昇させるよう
にすると、MOSTQ４７が導通し、MOSTQ４５
及びＱ４８から成るフリツプ・フロツプが活性化
される。この結果、アドレス入力が低レベルのと
きは、節点２０は大地電位に移行し、節点２２は
(2)式のレベルのままとなり、高レベルのときは節
点２０は（VDD一閾値電圧）のプリチヤージレベ
ルのままで節点２２が大地電位に移行する。これ
によりアドレス入力が低レベルのときはMOSTQ
５６が非導通になり、φ3の上昇を受けMOSTQ
５５を通して節点２５が上昇し始め、ブートスト
ラツプコンデンサＣ２４Ｆにより節点２４のレベ
ルが上昇してこの電位は VDD一閾値電圧＋C24F／C24＋C24F×V25 ここでＣ２４は節点２４の容量であり、V25は
節点２５の電圧である。
MOSTQ５５は非飽和領域に保たれ、節点２５
はφ3とほぼ同期して上昇する。φ2及びφ3は第３
図Ａでは、同時に上昇するが、φ3の方は、φ2の
上昇により節点２０或いは節点２２のいずれかが
閾値電圧以下に移行するまで、アドレスインバー
タバツフアの導通しているMOSTQ５５，Ｑ５
６，Ｑ６１及びＱ６２により上昇が抑えられる。
節点２５の上昇を受け、MOSTQ５７のソースフ
オロア出力として補アドレス出力′が上昇する。
MOSTQ６２の電流能力はMOSTQ６１より充分
大きく採り、節点２８は低レベルに保たれ、節点
２５が上昇するとMOSTQ６４及び６０が導通し
て、節点２９、節点２８及び節点２７即ち真アド
レス出力A′の順に大地電位に移行する。逆にア
ドレス入力Ａが高レベルのときはMOSTQ６２が
非導通になり、φ3の上昇を受け、MOSTQ６１
を通して節点２８が上昇し始め、ブート・ストラ
ツプ・コンデンサＣ２９Ｆにより節点２９のレベ
ルが上昇してこの電位は VDD一閾値電圧＋C29F／C29＋C29F×V28 ここでC29は節点２９の容量であり、V28は節
点２８の電圧である。
はφ3とほぼ同期して上昇する。φ2及びφ3は第３
図Ａでは、同時に上昇するが、φ3の方は、φ2の
上昇により節点２０或いは節点２２のいずれかが
閾値電圧以下に移行するまで、アドレスインバー
タバツフアの導通しているMOSTQ５５，Ｑ５
６，Ｑ６１及びＱ６２により上昇が抑えられる。
節点２５の上昇を受け、MOSTQ５７のソースフ
オロア出力として補アドレス出力′が上昇する。
MOSTQ６２の電流能力はMOSTQ６１より充分
大きく採り、節点２８は低レベルに保たれ、節点
２５が上昇するとMOSTQ６４及び６０が導通し
て、節点２９、節点２８及び節点２７即ち真アド
レス出力A′の順に大地電位に移行する。逆にア
ドレス入力Ａが高レベルのときはMOSTQ６２が
非導通になり、φ3の上昇を受け、MOSTQ６１
を通して節点２８が上昇し始め、ブート・ストラ
ツプ・コンデンサＣ２９Ｆにより節点２９のレベ
ルが上昇してこの電位は VDD一閾値電圧＋C29F／C29＋C29F×V28 ここでC29は節点２９の容量であり、V28は節
点２８の電圧である。
MOSTQ６１は非飽和領域に保たれ、節点２８
はφ3とほぼ同期して上昇する。この結果、
MOSTQ５９のソースフオロア出力として真アド
レス出力A′が上昇する。MOSTQ５６の電流能
力はMOSTQ５５より充分大きく採り、節点２５
は低レベルに保たれ、節点２８が上昇すると
MOSTQ５４及び５８が導通して節点２４、節点
２５及び節点２６即ち補アドレス出力′の順に
大地電位に移行する。このようにアドレス入力Ａ
が低レベルのときは補アドレス出力′が低レベ
ルのときは補アドレス出力′が上昇し、真アド
レス出力A′は低レベル乃至大地電位のまま、高
レベルのときはA′が上昇し、′は低レベル乃至
大地電位に保たれるというアドレス・インバー
タ・バツフアの機能が説明される。以上述べたこ
とからMOSTQ９の電流能力をMOSTQ８と同等
以上に採るという付帯条件の下で選択して所要の
アドレス・セツトアプ時間を満足するよう急速に
φ1を立ち上らせることができ、かつMOSTQ８
及びＱ９から成るインバータの動作期間中、ブー
ト・ストラツプコンデンサＣ３Ｆが充電されて、
φ1は速い立ち上りでVDDレベルまで達し、結果的
に高速化も計ることができる。
はφ3とほぼ同期して上昇する。この結果、
MOSTQ５９のソースフオロア出力として真アド
レス出力A′が上昇する。MOSTQ５６の電流能
力はMOSTQ５５より充分大きく採り、節点２５
は低レベルに保たれ、節点２８が上昇すると
MOSTQ５４及び５８が導通して節点２４、節点
２５及び節点２６即ち補アドレス出力′の順に
大地電位に移行する。このようにアドレス入力Ａ
が低レベルのときは補アドレス出力′が低レベ
ルのときは補アドレス出力′が上昇し、真アド
レス出力A′は低レベル乃至大地電位のまま、高
レベルのときはA′が上昇し、′は低レベル乃至
大地電位に保たれるというアドレス・インバー
タ・バツフアの機能が説明される。以上述べたこ
とからMOSTQ９の電流能力をMOSTQ８と同等
以上に採るという付帯条件の下で選択して所要の
アドレス・セツトアプ時間を満足するよう急速に
φ1を立ち上らせることができ、かつMOSTQ８
及びＱ９から成るインバータの動作期間中、ブー
ト・ストラツプコンデンサＣ３Ｆが充電されて、
φ1は速い立ち上りでVDDレベルまで達し、結果的
に高速化も計ることができる。
本発明によれば、基本クロツクが活性化されて
から規定された時間を置いてこの基本クロツクを
受けて発生するタイミングを活性化しなければな
らないという要求に対し、この遅延時間をインバ
ータ１段で比較的容易にコントロールでき、この
間並行してブート・ストラツプ容量を充電するこ
とにより出力の発生タイミングを要求を満たす臨
界時刻に速い立ち上りで電源レベルまで上昇させ
ることができ、高速化も計り得る。
から規定された時間を置いてこの基本クロツクを
受けて発生するタイミングを活性化しなければな
らないという要求に対し、この遅延時間をインバ
ータ１段で比較的容易にコントロールでき、この
間並行してブート・ストラツプ容量を充電するこ
とにより出力の発生タイミングを要求を満たす臨
界時刻に速い立ち上りで電源レベルまで上昇させ
ることができ、高速化も計り得る。
第１図は本発明の基本回路構成を説明する回路
であり、第２図は第１図の要部の動作波形を示す
図である。第３図Ａ，Ｂはともに本発明の具体的
な一実施例を示す回路図であり第４図は第３図に
おけるクロツク及び主要タイミングの動作波形を
示す図である。 Q1〜Q64……MOSトランジスタ、Ｃ１Ｆ〜
C29F……ブートストラツプコンデンサ。
であり、第２図は第１図の要部の動作波形を示す
図である。第３図Ａ，Ｂはともに本発明の具体的
な一実施例を示す回路図であり第４図は第３図に
おけるクロツク及び主要タイミングの動作波形を
示す図である。 Q1〜Q64……MOSトランジスタ、Ｃ１Ｆ〜
C29F……ブートストラツプコンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を受け第１の出力端子に該入力信号
とほぼ逆相の第１の出力信号を発生する第１のイ
ンバータと； 第１の電源端子と第２の出力端子との間に接続
されゲートに前記第１の出力信号が印加された第
１の電界効果トランジスタと、前記第２の出力端
子と第２の電源端子との間に接続されゲートに前
記入力信号が印加された第２の電界効果トランジ
スタとを有するバツフア回路と； 入力が前記第２の出力端子に接続された第２の
インバータと； 前記第２の出力端子と前記第２の電源端子との
間に接続された第３の電界効果トランジスタと； 前記第１の電源端子と前記第３のトランジスタ
のゲートに接続された第３の出力端子との間に接
続された第４の電界効果トランジスタと、該第３
の出力端子と前記第２の電源端子との間に接続さ
れゲートに前記第１の出力信号が印加され該第４
のトランジスタと同程度かそれ以上の電流能力を
有する第５の電界効果トランジスタとを有する第
３のインバータと； 前記第２のインバータの出力を前記第４のトラ
ンジスタに印加する手段とを有し、入力信号に応
答して所望の遅延時間を以つて前記第２の出力端
子および第２のインバータから相補の出力信号を
得ることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086278A JPS54142058A (en) | 1978-04-27 | 1978-04-27 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086278A JPS54142058A (en) | 1978-04-27 | 1978-04-27 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54142058A JPS54142058A (en) | 1979-11-05 |
| JPS641976B2 true JPS641976B2 (ja) | 1989-01-13 |
Family
ID=12870522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086278A Granted JPS54142058A (en) | 1978-04-27 | 1978-04-27 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54142058A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711533A (en) * | 1980-06-25 | 1982-01-21 | Mitsubishi Electric Corp | Output circuit for mos integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135272A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd |
-
1978
- 1978-04-27 JP JP5086278A patent/JPS54142058A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54142058A (en) | 1979-11-05 |
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