JPH02216699A - バッファ回路およびその動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、外部信号を受けてこれと同相および逆相の
信号を出力するバッファ回路およびその動作方法に関し
、特に、たとえばダイナミック型ＲＡＭ　（ランダムア
クセスメモリ）などのメモリ装置のアドレスバッファ回
路として好適なバッファ回路およびその動作方法に関す
る。

［従来の技術］ 第７図は、従来のダイナミック型ＲＡＭの構成を示す概
略ブロック図である。第７図に示すダイナミック型ＲＡ
Ｍ１００において、クロック発生回路１は、行アドレス
ストローブ信号（以下、ＲＡＳ）と、列アドレスストロ
ーブ信号（以下、ＣＡＳ）と、ライトイネーブル信号（
以下、ＷＥ）とを受けて、各種のクロック信号を発生し
て、列アドレスバッファ２と、行アドレスバッファ３と
、データインバッファ４と、データアウトバッファ５と
に与える。一方、メモリセルアレイ６をアクセスするた
めの外部からのアドレス入力Ａ。、Ａ４．・・・、Ａｏ
が、列アドレスバッファ２と、行アドレスバッファ３と
に与えられる。より詳細に説明すると、行アドレス信号
Ａ。、Ａ、、・・・、ＡｇがＲＡＳ信号の立下がりで行
アドレスバッファ３に取込まれ、次いで列アドレス信号
Ａ。、Ａ、。

・・・、ＡｎがＣＡＳ信号の立下がりで列アドレスバッ
ファ２に取込まれる。次に、行アドレスバッファ３に保
持された行アドレス信号に応答して、行デコーダ７にお
いてワード線（図示せず）が選択され活性化される。こ
の後、たとえば、読出動作において、活性化されたワー
ド線に接続されたメモリセルにストアされた信号が、そ
れぞれビット線（図示せず）上に読出される。そして読
出された信号は、センスアンプおよびＩ１０制御回路８
により増幅され、さらに列アドレスバッファ２に保持さ
れた列アドレス信号に応答して列デコーダ９により選択
され、データアウトバッファらに与えられる。データア
ウトバッファ５に保持された信号は、クロック発生回路
１からのクロック信号に応答して出力される。

なお、書込動作では、これとは逆に、入力データ信号が
データインバッファ４からＩ１０制御回路８を介してメ
モリセルアレイ６に書込まれる。

次に、第８図は、たとえば第７図に示したダイナミック
型ＲＡＭやあるいはスタティック型ＲＡＭのようなメモ
リ装置におけるアドレスバッファ回路として用いられる
、従来のバッファ回路の一例を示す回路図であり、たと
えば、特開昭５２−１４４９５４号公報に示されている
。

まず、第８図に示したバッファ回路の構成について説明
する。なお、第８図に示したバッファ回路に用いられる
トランジスタは、すべてｎチャネルＭＯＳトランジスタ
である。第８図において、トランジスタＱ＋　、Ｑ２　
、Ｑ−およびＱ４は、フリップフロップ回路を構成して
おり、これらのトランジスタのうち、このフリップフロ
ップ回路の負荷トランジスタとして機能するトランジス
タＱ、およびＱ２のゲートには、図示しないクロック信
号源からクロックφ２が印加される。また、当該フリッ
プフロップ回路の入力ノードＮ１およびＮ２は、図示し
ないクロック信号源からのクロックφ、がゲートに印加
されるトランジスタＱ、によって互いに接続されており
、アドレス信号ＡおよびＡが取出される。このフリップ
フロップ回路は、図示しないクロック信号源からのクロ
ックφ、がゲートに印加されるトランジスタＱ６によっ
て駆動される。一方、上記負荷トランジスタＱ。

およびＱ２は、電源電位ｖｃｃに接続されている。

ノードＮ１と接地電位との間には、トランジスタＱ７お
よびＱ９が直列接続されており、ノードＮ２と接地電位
との間には、トランジスタＱ８およびＱ＋ｏが直列接続
されている。トランジスタＱ７およびＱ８のゲートには
、上記φ、が印加されており、またトランジスタＱ９の
ゲートには外部アドレス信号Ａｔが印加され、トランジ
スタＱ。

。のゲートはノードＮ１に接続されている。

次に、第９図は、第８図に示したバッファ回路の動作を
説明するためのタイミングチャートである。以下に、第
９図を参照して、第８図に示した従来のバッファ回路の
動作について説明する。

まず、時刻ｔ。以前には、クロックφ、は“Ｌ″レベル
クロックφ、およびφ２は“Ｈ”レベルになっており、
したがってノードＮ１およびＮ２は“Ｈ“レベルにプリ
チャージされている。トランジスタＱｓはノードＮ１と
Ｎ２とのイコライズを行なっている。

次に、時刻ｔ。において、クロックφ、が“Ｈ“レベル
になり、クロックφ、が″Ｌルベルになると、トランジ
スタＱ、はオフしてノードＮ１とＮ２とのイコライズが
中止される。同時に、トランジスタＱｓ、Ｑ７およびＱ
６がオンし、トランジスタＱ９のゲートに印加されてい
る外部アドレス信号Ａｉに対応した電位をフリップフロ
ップ回路に伝達する。

たとえば、外部アドレス信号Ａｔが“Ｈｍレベルである
場合には、ノードＮ１における電荷がトランジスタＱ７
およびＱ９を通して接地電位へ放電されるので、ノード
Ｎ１のレベルは′Ｌ”レベルとなり、トランジスタＱ＋
ｏはオフする。その結果、ノードＮ２の電荷は放電され
ず、そのレベルは“Ｈ″レベル留まる。したがって、ノ
ードＮ１における′Ｌ“レベルの電位がゲートに印加さ
れるトランジスタＱ４はオフし、ノードＮ２における“
Ｈ″レベル電位がゲートに印加されるトランジスタＱ、
はオンする。この結果、ノードＮ２から取出されるアド
レス出力信号ＡはＨ“レベルの信号となり、逆にノード
Ｎ１から取出されるアドレス出力信号Ａは“Ｌ”レベル
の信号となる。

逆に、外部アドレス信号Ａｉが“Ｌ“レベルである場合
には、ノードＮ１における電荷は放電されず、そのレベ
ルは“Ｈｍレベルに留まる。したがって、ノードＮ１に
おけるＨ”レベルの電位がゲートに印加されるトランジ
スタＱ、。はオンする。この結果、ノードＮ２における
電荷は放電され、そのレベルは“Ｌｍレベルとなる。し
たがって、ノードＮ１における“Ｈ′″レベルの電位が
ゲートに印加されるトランジスタＱ４はオンし、ノード
Ｎ２における“Ｌ”レベルの電位がゲートに印加される
トランジスタＱ、はオフする。この結果、ノードＮ２か
ら取出されるアドレス出力信号は“Ｌ”レベルの信号と
なり、逆にノードＮ１から取出されるアドレス出力信号
Ｘは“Ｈ“レベルの信号となる。

なお、時刻ｔ。後にクロックφ２のレベルがゎずかに（
ｎチャネルＭＯＳトランジスタのしきい値ＶＴＩＩに対
応する分だけ）増大しているのは、ノードＮ１およびＮ
２におけるＶＴＩＩの変動を補償するためである。

しかしながら、第８図に示す従来のバッファ回路におい
ては、スイッチ用トランジスタＱ７およびＱ６のゲート
に印加される信号と、フリップフロップ回路駆動用トラ
ンジスタＱ６のゲートに印加される信号とは同じクロッ
クφ、であるため、時刻ｔ。において、クロックφ、が
′Ｈ”レベルになるとトランジスタＱｓ、ＱｔおよびＱ
Ｂは同時にオンする。このとき、トランジスタＱ１およ
びＱ２はオフしていないので、外部アドレス信号Ａｉが
“Ｈ”レベルであれば、ノードＮ１の電荷がトランジス
タＱ？およびＱ９を介して放電される一方で、ノードＮ
１はトランジスタＱ、を介して電源電位ＶＣＣから充電
される。この結果、ノードＮ１の放電が遅れ、電源電位
ＶＣＣからトランジスタＱ、およびＱ２．トランジスタ
ＱｓおよびＱ４、そしてトランジスタＱ６を介して、接
地電位への貫通電流が流れ、バッファ回路での消費電力
が大きくなってしまう。また、ノードＮ１の放電が遅れ
ると、バッファ回路の動作速度が遅くなってしまうとい
う間通点もあった。

第１０図は、従来のバッファ回路の他の例を示す回路図
であり、たとえば、米国特許節４，５６１．７０２号に
開示されている。また、第１１図は、第１０図のバッフ
ァ回路に用いられる各種クロック信号の発生源を示すブ
ロック図であり、さらに第１２図は、第１０図のバッフ
ァ回路に用いられる基準電位の発生源を示す回路図であ
る。

第１０図において、ｐチャネルトランジスタリフ、およ
びＱ＋□とｎチャネルトランジスタＱ。

、およびＱ１０　とは、ＣＭＯＳフリップフロップ回路
を構成しており、このフリップフロップ回路は、ゲート
にクロックφ、が印加されるｎチャネルトランジスタＱ
ｌｊおよびＱ＋ｓによってリセットされる。なお、クロ
ック’ｉ６ｇは、第１１図に示すように、ＲＡＳ信号を
遅延回路１０で遅延させることによって得られる。

また、このフリップフロップ回路は、クロックφ４がゲ
ートに印加されるｐチャネルトランジスタＱ＋ｔおよび
Ｑ＋ａと、クロックφ、がゲートに印加されるｐチャネ
ルトランジスタＱ＋ｓとを介して電源電位ｖｃｃに接続
されている。なおりロックφ４は、第１１図に示すよう
に、ＲＡＳ信号を遅延回路１１で遅延させることによっ
て得られる。

一方、外部アドレス信号Ａｉは、ゲートにクロックφ３
が印加されるｎチャネルトランジスタＱ２２を介して、
ｐチャネルトランジスタＱ２゜のゲートに印加され、基
準電位Ｖｒｅｆは、ゲートにクロックφ３が印加される
ｎチャネルトランジスタＱ２ｓを介してｐチャネルトラ
ンジスタＱ２１のゲートに印加される。なお、この基準
電位Ｖｒｅｆの発生源は、第１２図に示すように、電源
電位ＶＣＣと接地電位との間に直列接続された高抵抗値
の抵抗と３段のＰＮダイオードとで構成され、電源電位
ｖｃｃの変動に関係なくほぼ一定の基準電位Ｖｒｅｆ　
（はぼ１．６Ｖ）を供給する。

ノードＮ３は、電源電位ＶＣＣと接地電位との間に直列
接続されたｐチャネルトランジスタＱ２４およびｎチャ
ネルトランジスタＱ２１のゲートに接続され、トランジ
スタＱ２４とＱ２１との接続点からアドレス出力信号Ａ
が取出される。また、ノードＮ４は、電源電位ＶＣＣと
接地電位との間に直列接続されたｐチャネルトランジス
タＱ２ＧおよびｎチャネルトランジスタＱ２７のゲート
に接続され、トランジスタＱ２ＧとＱ２？との接ｉｉｔ
点からアドレス出力信号Ａが取出される。

次に、第１３図は、第１０図に示したバッファ回路の動
作を説明するためのタイミングチャートである。以下に
、第１３図を参照して、第１０図に示した従来のバッフ
ァ回路の動作について説明する。

まず、時刻ｔ、以前には、クロックφ、は“Ｈ”レベル
になっており、トランジスタＱ２□およびＱ２３はオン
している。したがって、外部アドレス信号ＡＩがトラン
ジスタＱ２゜のゲートに印加され、基準電位Ｖｒｅｆが
トランジスタＱ２１のゲートに印加されている。

ここで、外部アドレス信号Ａｉが、基準電位Ｖｒｅｆに
対して高電位であれば、トランジスタＱ２、の導電度（
電流／電圧）すなわちコンダクタンスｇｍは、トランジ
スタＱ２゜のコンダクタンスｇｍよりも大きく、逆に外
部アドレス信号Ａｉが基準電位Ｖｒｅ　ｆに対して低電
位であればトランジスタＱ２１のコンダクタンスｇｍは
トランジスタＱ２０のコンダクタンスｇｍよりも小さく
なる。このとき、トランジスタＱ＋ｉおよびＱ１６はオ
ンしており、ノードＮ３およびＮ４の電荷は共に接地へ
放電されている。したがってノードＮ３の電位が印加さ
れるｎチャネルトランジスタＱ＋４およびノードＮ４の
電位が印加されるｎチャネルトランジスタＱ＋ａは共に
オフしている。

次に、時刻ｔ。にクロックφ３が“Ｌ”　レベルになる
と、トランジスタＱ２□およびＱ２３がオフして、この
ときの外部アドレス信号ＡＩの電位がノードＮ５に閉込
められ、基準電位Ｖｒｅｆの電位がノードＮ６に閉込め
られる。同時に、トランジスタＱ＋ｓおよびＱ＋ｓがオ
フして、ノードＮ３およびＮ４のリセットを解除する。

さらにトランジスタＱＣｓがオンして、フリップフロッ
プ回路を駆動するための電源電位ＶＣＣがノードＮ７に
供給される。

たとえば、外部アドレス信号Ａｔの電位が基準電位Ｖｒ
ｅｆより高電位である場合には、トランジスタＱ２１の
コンダクタンスｇｍがトランジスタＱ２０のコンダクタ
ンスｇｍよりも大きいため、トランジスタＱ２１により
多くの電流が流れ、ノードＮ４の電位がノードＮ３の電
位よりもわずかに高くなる。そして、このノードＮ４と
ノードＮ３との間の電位差が当該フリップフロップ回路
によって増幅され、ノードＮ４の電位が完全に“Ｈ″レ
ベルノードＮ３の電位が完全に“Ｌ”レベルになる。こ
の結果、ノードＮ４からインバータを介して取出される
アドレス出力信号Ａは“Ｌ”レベルの信号となり、ノー
ドＮ３からインバータを介して取出されるアドレス出力
信号Ａは“Ｈ”レベルの信号となる。なお、トランジス
タＱ＋７およびＱ＋ａのゲートに印加されるクロックφ
４は、フリップフロップ回路の電位を保持するため時刻
ｔ１の一定期間後にＬ”レベルとなる。

しかしながら、第１０図に示す従来のバッファ回路にお
いては、フリップフロップ回路の出力ノードであるノー
ドＮ３およびＮ４を接地電位にリセットするためのトラ
ンジスタＱ１□およびＱ。

６のゲートと、フリップフロップ回路を駆動するための
トランジスタＱＣｓのゲートとに、クロックφ、が共通
に印加される。このため、時刻ｔ。

においてφ、が′Ｌ”レベルになった時点では、ノード
Ｎ３およびＮ４は共に接地電位であってノードＮ３とＮ
４との間には電位差がないにもかかわらず、トランジス
タＱＩ９を介する電源電位Ｖｃｃによってフリップフロ
ップ回路が駆動される。

一般に、外部アドレス信号ＡｉはＴＴＬレベルで入力さ
れるため、バッファ回路では０．８Ｖ以下を“Ｌ°レベ
ル、２．４ｖ以上を“Ｈ”レベルとして識別する必要が
あり、通常、基準電位Ｖｒｅｆはこれらの電位の中間の
１．６ｖ程度に設定される。たとえば、外部アドレス信
号Ａｉが２゜４ｖである場合には、トランジスタＱ２０
がオフ、トランジスタＱ２１がオンとなるのではなく、
トランジスタＱ２゜およびトランジスタＱ２１が共にオ
ンしていて、トランジスタ０２０のコンダクタンスｇｍ
に比べてトランジスタＱ２１のコンダクタンスｇｍがや
や大きいにすぎない。したがって、時刻ｔ、にトランジ
スタＱＣｓがオンしたときに、電源電位ＶＣＣからトラ
ンジスタＱ２゜およびＱ２１を介してフリップフロップ
回路の入力ノードＮ３およびＮ４に伝達される電位差は
小さい。このため、時刻ｔ１にフリップフロップ回路の
リセットが解除されてから、ノードＮ３とＮ４との間の
電位差がフリップフロップ回路で増幅されて、トランジ
スタＱ＋＋およびＱ１４がオフしかつトランジスタＱ＋
２およびＱ＋ａがオンして、ノードＮ３が′Ｌ＃レベル
、ノードＮ４がＨ”レベルになるまでに時間がかかる。

したがって、時刻ｔ、からトランジスタＱ＋＋およびト
ランジスタＱＩ４がオフするまでに、電源電位から接地
電位へ貫通電流が流れるため、バッファ回路での消費電
力が増大し、またアドレス出力信号Ａ、″′Ｋが出力さ
れるまでに時間がかかり、バッファ回路の動作速度が遅
くなってしまうという問題点があった。

第１４図は、このような問題点を解消するために提案さ
れた従来のバッファ回路の一例を示す回路図である。ま
た、第１５図は、第１４図のバッファ回路に用いられる
各種クロック信号の発生源を示すブロック図である。

第１４図において、このバッファ回路に用いられるトラ
ンジスタはすべてｎチャネルＭＯＳトランジスタである
。デプレション型のトランジスタＱ２１］およびＱ２９
と、エンハンスメント型トランジスタＱｓｏおよびＱａ
＋とは、第１のフリップフロップ回路を構成している。

この第１のフリップフロップ回路には、ゲートにクロッ
クφ６が印加されるトランジスタＱａ２によって駆動さ
れる。なお、クロックφ６は、第１５図に示すように、
ＲＡＳ信号を遅延回路１３で遅延させてインバータ１６
で反転することによって得られる。

一方、ノードＮ８と接地電位との間には、トランジスタ
ＱｓａおよびＱｚｓが直列接続されており、ノードＮ、
と接地電位との間には、トランジスタＱ３４およびＱｓ
ｓが直列接続されている。

そして、外部アドレス信号Ａｉは、トランジスタＱｓｓ
のゲートに印加され、第１２図に示すような回路で発生
した基準電位ＶｒｅｆはトランジスタＱ３４のゲートに
接続される。さらに、トランジスタＱａｉおよびＱａｂ
のゲートにはクロックφ５が共通に印加される。なお、
このタロツクφ５は、第１５図に示すように、ＲＡＳ信
号を遅延回路１２で遅延させてインバータ１５で反転す
ることによって得られる。

さらに、トランジスタＱ３９１　Ｑ４０１　Ｑ４　＋お
よびＱ４□は第２のフリップフロップ回路を構成してお
り、ノードＮ８はトランジスタＱｓｙを介してトランジ
スタＱａ９のゲートに、ノードＮ９はトランジスタＱｓ
ａを介してトランジスタＱ、。のゲートにそれぞれ接続
されている。この第２のフリップフロップ回路はクロッ
クφ７によって駆動される。なお、クロック信号は、第
１５図に示すように、ＲＡＳ信号を遅延回路１４で遅延
させてインバータ１７で反転することにより得られる。

この第２のフリップフロップ回路のノードＮＩＯからは
アドレス出力信号Ａが取出され、ノードＮ１１からはア
ドレス出力信号Ａが取出される。

次に、第１６図は、第１４図に示したバッファ回路の動
作を説明するためのタイミングチャートである。以下に
、第１６図を参照して、第１４図に示した従来のバッフ
ァ回路の動作について説明する。

まず、時刻ｔ２以前は、クロックφＳおよびφ、は共に
ａＬルベルであり、ノードＮ８およびＮ９は、デプレシ
ョン型トランジスタＱ２８およびＱ２９を介して、それ
ぞれ電源電位ＶＣＣにプリチャージされている。次に、
時刻ｔ２においてクロックφ、が“Ｈ”レベルになると
、外部アドレス信号Ａｔのレベルが第１のフリップフロ
ップ回路に伝達される。

より詳細に説明すると、外部アドレス信号Ａｔが“Ｈ＃
レベルであるときには、ノードＮ８における電荷がトラ
ンジスタＱｓａおよびＱｘｓを介して放電され、ノード
Ｎ９における電荷はトランジスタＱ１．およびＱａｓを
介して放電される。

このとき、ｎチャネルトランジスタＱｓｓのコンダクタ
ンスｇｍは、ｎチャネルトランジスタＱ。

、のコンダクタンスｇｍよりも大きいため、トランジス
タＱ３３を流れる電流の方が多く、ノードＮ８の電位は
Ｎ９の電位よりも低くなる。以上の動作により、第１の
フリップフロップ回路の入力ノードＮ８とＮ９との間に
電位差が生じた後、時刻ｔ、にクロックφ６がＨ”レベ
ルになってトランジスタＱ３２がオンしてノードＮ８と
Ｎ９との間の電位差が第１のフリップフロップ回路によ
って増幅される。

さらに、ノードＮ８およびＮ９のそれぞれの電位は、ト
ランジスタＱａｔおよびＱａａを介して第２のフリップ
プロップ回路のトランジスタＱ３９およびＱ４０のゲー
トに伝達される。次に、時刻ｔ４においてクロックφフ
は′Ｈ”レベルになり、ノードＮＩＯから“Ｌ２レベル
のアドレス出力信号Ａが取出され、ノードＮｉｌから“
Ｈ”レベルのアドレス出力信号Ａが取出される。

この第１４図に示したバッファ回路においては、前述の
第８図および第１０図のバッファ回路とは異なり、時刻
ｔ３においてクロックφ６がＨ”レベルになって第１の
フリップフロップ回路が駆動される時点で、既にフリッ
プフロ１フ回路の入力ノードＮ８とＮ９との間に電位差
があるため、フリップフロップ回路の貫通電流は減少し
、またアドレス出力信号が出力されるまでの時間は短く
なる。

しかしながら、第１４図に示すようなバッファ回路にお
いては、以下に示すような問題点がある。

第１７図は、第１６図のタイミングチャートの一部を詳
細に示す図である。以下、第１４図のバッファ回路が、
ダイナミック型ＲＡＭの行アドレスバッファとして用い
られた場合について説明する。

第１７図に示すように、ＲＡＳ信号と外部アドレス信号
Ａｉとの間には、２つの規定、すなわち行アドレスセッ
トアツプ時間すなわち（以下、ｔ６５．）と、行アドレ
スホールド時間（以下、ｔ６．□）とが設けられている
。すなわち、を効な外部アドレス信号Ａｔは、ＲＡＳ信
号の立下がり時点よりもｔＡ、Ｒ前にセットされていな
ければならず、またＲＡＳ信号の立下がり時点よりもｔ
ｌｌＡＨだけ後までリセットされてはならない。たとえ
ば、通常のダイナミック型ＲＡＭにおいては、ｔＡ　Ｓ
　ｌは０ｎｓＳｔ、＾、は１０〜１５ｎｓ程度に規定さ
れている。一方、第１４図のバッファ回路では、ＲＡＳ
信号が“Ｌ”レベルになったことを感知して“Ｈ゛レベ
ルなる信号φ５に応じて外部アドレス信号Ａｔをバッフ
ァ回路内に伝達し始める。したがって、ＲＡＳ信号が“
Ｌ”レベルになってからクロックφ、が“Ｈ”レベルに
なるまでの時間ｔａが長ければ、ｔ、　ｓ　ＩＩは短く
てもよく、すなわち、負の値になってもよく、ｔＡ５．
の規定（たとえば０ｎｓ）に対するマージンが大きくな
る。一方、ノードＮ８からトランジスタＱｓｓおよびＱ
ａｓを介して貫通電流が流れるのを防ぐ目的と、外部ア
ドレス信号の変化による影響をフリップフロップ回路に
伝達するのを妨げる目的で、タロツクφ、は′Ｈ”レベ
ルになった後、時間ｔｃ経過すると再び“Ｌルーベルに
なる。

したがって、ＲＡＳ信号が“Ｌ”レベルになってからク
ロックφ、が再び“Ｌ”レベルになるまでの時間ｔｂが
短いほど、ｔ、＾Ｈは短くてよく、ｔＲＡＨの規定に対
するマージンが大きくなる。

すなちわ、クロックφ、が“Ｈ″レベルある時間ｔｃが
短いほど、ｔＡ　Ｓ　ＲおよびｔＲＡｊｌのマージンが
大きくなる。このように十分なマージンを確保するため
に、クロックφ５の“Ｈ”レベルのパルス幅としては、
１Ｄｎｓ以下の短いパルス幅が必要となる。

しかしながら、ダイナミック型ＲＡＭのようなＬＳＩ内
において、単独かつ短いパルス幅の信号は、信号駆動回
路の内部抵抗や、信号配線の抵抗および浮遊容量のため
、第１７図のクロックφＳにおいて破線で示したような
鈍った波形となり、“Ｈ°レベルの部分の電位は十分に
高くならない。

このため、トランジ・スタＱＳＳおよびＱ３４のコンダ
クタンスｇｍが十分に大きくならず、ノードＮ８または
Ｎ９の電荷の放電に時間がかかることになる。したがっ
て、結局はフリップフロップ回路の動作が遅くなって、
アドレス出力信号が出力されるのが遅れてしまうという
問題点があった。

［発明が解決しようとする課題］ 以上のように、第８図および第１０図に示した従来のバ
ッファ回路では、外部アドレス信号をフリップフロップ
回路に伝達する信号と、当該フリップフロップ回路を駆
動させる信号とが同一であるため、フリップフロップ回
路の駆動時にフリップフロップ回路の入力ノードに電位
差がほとんど生じていないため、フリップフロップ回路
の動作が遅れ、貫通電流が流れるとともに、アドレス出
力信号を出力するのに時間がかかるという問題があった
。

また、第１４図に示したバッファ回路のように、外部ア
ドレス信号をフリップフロップ回路に伝達する信号と、
当該フリップフロップ回路を駆動させる信号とが別の信
号である場合でも、外部アドレス信号のフリップフロッ
プ回路への伝達を制御するスイッチトランジスタが１個
しかない場合には、このトランジスタの制御のため単独
のパルス幅の短いクロックが必要となるが、波形の鈍り
のために外部アドレス信号に対応する電位がフリップフ
ロップ回路に十分に伝達されなくなり、フリップフロッ
プ回路の動作が遅れて、アドレス出力信号が出力される
までの時間が長くなってしまうという問題点があった。

この発明は、上述のような課題を解決するためになされ
たもので、フリップフロップ回路の貫通電流すなわち消
費電流の低減が図られるとともに、動作速度が速く、さ
らにアドレスバッファ回路として用いられた場合にはア
ドレスセットアツプ時間およびアドレスホールド時間の
大きなマージンを保証することができるバッファ回路を
提供することである。

［課題を解決するための手段］ この発明にかかるバッファ回路は、第１の電位を供給す
る手段と、第２の電位を供給する手段と、第１および第
２の入力ノードを有し、第１の電位と第２の電位との間
に接続されたフリップフロップ手段と、フリップフロッ
プ手段を駆動するための第１のクロックを発生する手段
と、第１のクロックを受けてフリップフロップ手段を駆
動する手段と、第１の電位と第１の入力ノードとの間に
直列に接続された第１．第２および第３のスイッチング
素子からなる第１の入力回路手段と、第１の電位と第２
の入力ノードとの間に直列に接続された第４．第５およ
び第６のスイッチング素子からなる第２の入力回路手段
と、第１の電位側に接続された第１のスイッチング素子
の制御端子に外部アドレス信号を供給する手段と、基準
電位を発生して第１の電位側に接続された第４のスイッ
チング素子の制御端子に供給する手段と、第１および第
２の入力回路手段を動作状態とするための第２のクロッ
クを発生して第２および第５のスイッチング素子の制御
端子に供給する手段と、第１および第２の入力回路手段
を非動作状態とするための第３のクロックを発生して第
３および第６のスイッチング素子の制御端子に供給する
手段と、第１の入力ノードから外部アドレス信号と同相
の信号を取出す手段と、第２の入力ノードから外部アド
レス信号と逆相の信号を取出す手段とを備えている。

この発明の他の局面に従うと、第１の電位を供給する手
段と、第２の電位を供給する手段と、第１および第２の
入力ノードを有し、第１の電位と第２の電位との間に接
続されたフリップフロップ手段と、第１の電位と第１の
入力ノードとの間に直列に接続された第１５．第２およ
び第３のスイッチング素子からなる第１の入力回路手段
と、第１の電位と第２の入力ノードとの間に直列に接続
された第４．第５および第６のスイッチング素子からな
る第２の入力回路手段と、第１の電位側に接続された第
１のスイッチング素子の制御端子に外部アドレス信号を
供給する手段と、基準電位を発生して第１の電位側に接
続された第４のスイッチング素子の制御端子に供給する
手段と、第１の入力ノードから外部アドレス信号と同相
の信号を取出す手段と、第２の入力ノードから外部アド
レス信号と逆相の信号を取出す手段とを備えたバッファ
回路を動作させる方法は、第２のおよび第５のスイッチ
ング素子を制御して第１および第２の入力回路手段を動
作状態にする第１のステップと、フリップフロップ手段
を駆動する第２のステップと、第３および第６のスイッ
チング素子を制御して第１および第２の入力回路手段を
非動作状態にする第３のステップとを含んでいる。

［作用］ この発明にかかるバッファ回路では、フリップフロップ
回路手段の第１の入力ノードと第１の電位との間に外部
アドレス信号を受ける第１の入力回路手段を設けるとと
もに、第２の入力ノードと第１の電位との間に基準電位
を受ける第２の入力回路手段を設け、第１のクロックに
よってフリップフロップ回路手段を駆動し、第２のクロ
ックによって第１および第２の入力回路手段を動作状態
とし、さらに第３のクロックによって第１および第２の
入力回路手段を非動作状態とすることによって、フリッ
プフロップ回路の動作開始時にフリップフロップ回路の
入力ノードに電位差を生じせしめることができるので、
フリップフロップ回路での貫通電流を減少させることが
でき、また高速動作を実現することができる。さらに、
このバッファ回路をアドレスバッファ回路として用いる
場合には、第１および第２の入力回路手段の動作と非動
作とを別のクロックで制御しているので、アドレスセッ
トアツプ時間およびアドレスホールド時間に十分なマー
ジンを持たせることができる。

［発明の実施例］ 第１図は、第７図に示したメモリ装置におけるアドレス
バッファ回路として用いられる、この発明の一実施例で
あるバッファ回路を示す回路図である。また、第２図は
、第１図のバッファ回路に用いられる各種クロック信号
の発生源を示すブロック図である。

まず、第１図に示したバッファ回路の構成について説明
する。第１図において、ｐチャネルトランジスタＱ１０
１およびＱＩ０２とｎチャネルトランジスタＱ、。、お
よびＱ＋　０４とは、フリップフロップ回路を構成して
いる。このフリップフロップ回路は、ｐチャネルトラン
ジスタＱ、。。

およびｎチャネルトランジスタＱ、。、からなるインバ
ータを介してクロックφ１゜２によって駆動される。な
お、クロックφ１０２は、第２図に示すようにＲＡＳ信
号を遅延回路１９で遅延させてインバータ２３で反転す
ることによって得られる。このフリップフロップ回路の
入力ノードＮ。

。。およびＮ、。、は、ゲートにクロックφ電０４が印
加されるｐチャネルトランジスタＱＩＯ？およびＱ、。

８によってプリチャージされる。なお、このクロックφ
１゜、は、第２図に示すように、ＲＡＳ信号を遅延回路
２１で遅延させてインバータ２４で反転することによっ
て得られる。

一方、フリップフロップ回路の一方の入力ノードＮ１０
０と接地電位との間には、直列に接続されたｎチャネル
トランジスタＱ＋ｏｓ＋Ｑ＋ｔ。

およびＱ４５．からなる入力回路ＩＣ，が接続されてお
り、ノードＮ、。、と接地電位との間には、直列に接続
されたｎチャネルトランジスタＱ＋＋２ＩＱ１１３およ
びＱＩ＋４からなる入力回路■Ｃ２が接続されている。

外部アドレス信号Ａｉは、トランジスタＱ１゜９のゲー
トに印加され、第１２図に示すような回路で発生した基
準電位Ｖｒｅｆは、トランジスタＱ１，２のゲートに印
加される。トランジスタＱ＋＋ｏおよびＱ０４．のゲー
トには、クロックφ、。、が印加され、トランジスタＱ
４４．およびＱ、１．のゲートには、クロックφ、。、
が印加される。このクロックφ１゜１は、第２図に示す
ように、ＲＡＳ信号を遅延回路１８で遅延させてインバ
ータ２２で反転させることによって得られ、クロックφ
１０３はＲＡＳ信号を遅延回路２０で遅延させることに
よって得られる。

上記フリップフロップ回路のノードＮ１００にはさらに
、ｐチャネルトランジスタＱ＋＋ｓおよびｎチャネルト
ランジスタＱ７，６で構成されるインバータが接続され
ており、このインバータの出力がアドレス出力信号Ａと
して取出される。

方、フリップフロップ回路のノードＮ、。１にはさらに
、ｐチャネルトランジスタＱ５４．およびｎチャネルト
ランジスタＱ４，８で構成されるインバータが接続され
ており、このインバータの出力がアドレス出力信号Ａと
して取出される。

次に、第３図は、第１図に示したバッファ回路の動作を
説明するためのタイミングチャートである。以下に、第
３図を参照して、第１図に示したこの発明の一実施例で
あるバッファ回路の動作について説明する。

まず、時刻ｔ、以前は、クロックφＩＯ＋＋　　φ１０
２およびφ１０４は″Ｌ＃レベルであり、クロックφ、
。、は“Ｈ”レベルであるので、トランジスタＱ＋＋。

およびＱ１４．はオフ、トランジスタＱ４４．およびＱ
ｌ、４はオンしており、フリップフロップ回路の入力ノ
ードＮ、。。およびＮ、。、はそれぞれトランジスタＱ
＋ｏｙおよびＱ＋ｏａによって“Ｈ°レベルにプリチャ
ージされており、さらにノードＮ１ｏ２は、′Ｈゝレベ
ルにプリチャージされている。

次に、時刻１．においてクロックφ、。１およびφ、。

４が“Ｈルベルになると、トランジスタＱ、。フおよび
ＱＩ０８がオフしてノードＮ。

。。およびＮ、。、のプリチャージが中止され、またト
ランジスタＱＩ＋。およびＱ４４．がオンして外部アド
レス信号Ａｔのレベルに対応する電位差がノードＮ、。

０とＮ、。、との間に生じる。

ここで、外部アドレス信号は、通常はＴＴＬレベルの信
号、すなわちＨ”レベルが２．４Ｖ。

“Ｌ″レベル０．８ｖの信号であるため、基準電位Ｖｒ
ｅｆは通常、“Ｈ＃レベルと′Ｌ”レベルとの中間の１
．６Ｖ程度に設定する。ここで、外部アドレス信号Ａｔ
がたとえば“Ｈ”レベルの場合には、トランジスタＱ＋
　ｏ　ｓのコンダクタンスｇｍはトランジスタＱ７，２
のコンダクタンスｇｍよりも大きくなり、トランジスタ
Ｑ、０９をより大きな電流が流れるので、ノードＮ１０
０の電位はノードＮ、。、の電位よりも低くなり、ノー
ドＮ１００とＮ、ｏ、との間に電位差が生じる。

次に、時刻ｔ、にクロックφ、。２が“Ｈ″レベルなる
と、フリップフロップ回路が駆動され、ノードＮ、。０
とＮ、。、との間の電位差が増幅される。すなわち、上
述のように、フリップフロップ回路の入力ノードＮ１０
０とＮｌ０Ｉとの間に電位差が生じた後に、フリップフ
ロップ回路を駆動することにより、フリップフロップ回
路での貫通電流が減少し、またノードＮ、。０とＮ、。

、との間の電位差の増幅が速くなる。

次に、時刻１．にクロック＜６１０３がＬ”レベルにな
ると、トランジスタＱ、１１およびＱ＋、４がオフして
時刻１．以外の外部アドレス信号Ａｉの変化は受付けら
れなくなる。また、ノードＮ１００とＮ、。、との間の
電位差がさらに増幅され、ノードＮ、。、が“Ｈ＃レベ
ルになるが、トランジスタＱ７，４が上述のようにオフ
するため、ノードＮ、。、から接地電位への貫通電流は
流れない。

第１図に示したバッファ回路がたとえばダイナミック型
ＲＡＭの行アドレスバッファとして使用された場合には
、クロックφ１０１が“Ｈ”レベルになることによって
トランジスタＱ＋ＩＯがオンし、入力回路ＩＣ，が動作
状態となるため、外部アドレス信号ＡｔのＲＡＳ信号に
対するセットアツプ時間ｔＡＳ　ｉは、クロックφ１０
１が“Ｈ”レベルになるタイミングで決定される。この
クロックφ、。１は、第２図に示したようにＲＡＳ信号
を遅延回路１８で遅延させた後、インバータ２２で反転
することによって得られるため、クロックφ、。、が“
Ｈ“レベルに立上がるタイミングは、遅延回路１８の遅
延時間を適当に調整することによって、ｔＡｓＲに対し
てマージンのある値に設定できる。

一方、クロックφ１０３が“Ｌ″レベルなるとトランジ
スタＱ５０．がオフし、入力回路ＩＣ４が非動作状態と
なるため、その後外部アドレス信号Ａｉが変化しても受
付けられなくなる。すなわち、外部アドレス信号Ａｉの
ＲＡＳ信号に対するホールド時間ｔＲＡＩ４は、クロッ
クφ、。、が′Ｌ°レベルになるタイミングで決定され
る。このクロックφ＋ｏａは、第２図に示したようにＲ
ＡＳ信号を遅延回路２０で遅延させることによって、上
記クロックφ、。、とは独立して発生される。したがっ
て、クロックφ、。、を“Ｌルベルにするタイミングｔ
７を速くしても、第１７図に関連して説明した従来例の
ように、ノードＮ。

０、およびＮＩ　０４の電位がフリップフロップ回路の
入力ノードＮ、　ｏ。およびＮ、。、に伝達されにくく
なることはない。このため、ｔ、＾Ｈを短くし、ｔＲＡ
Ｈの規定に対するマージンを大きくすることができる。

以上のように、第１図に示したこの発明の一実施例によ
るバッファ回路では、ノードＮ、。、およびＮ、。、に
おける電位がフリップフロップ回路の入力ノードＮ、。

。およびＮ、。、に十分に伝達されるので、ノードＮ、
　ｏｏとＮ、。、との間に十分な電位差を生じ、フリッ
プフロップ回路の動作が速くなる。この結果、アドレス
出力信号ＡおよびＡが速く得られるようになる。

なお、第１図に示したバッファ回路では、クロックφ１
０１とクロックφ１０４とが同時に“Ｈ。

レベルになる場合について説明したが、これらは異なる
タイミングであってもよく、同様の効果を得ることがで
きる。

次に、第４図は、第１図に示した実施例の変形例を示す
回路図である。第４図に示す回路は、以下の点を除いて
、第１図に示したバッファ回路と構成も動作も同じであ
る。すなわち、第１図のバッファ回路では、トランジス
タＱ＋　ｏ　ｓおよびトランジスタＱ１゜６からなるイ
ンバータによってフリップフロップ回路が駆動されるの
に対し、第４図のバッファ回路ではフリップフロップ回
路は１つのトランジスタＱ、。Ｇによって駆動される。

したがって、第１図のバッファ回路では、ノードＮｌ　
０２はトランジスタＱ、。Ｓを介して電源電位ＶＣＣに
プリチャージされるのに対し、第４図のバッファ回路で
は、ノードＮ、。２は、■ｃｃ−Ｖ７　Ｈ（Ｖｖ　Ｈは
、トランジスタＱ、。８またはＱ、。４のしきい値電圧
）にプリチャージされる点で異なるだけであり、第４図
のバッファ回路は構成を簡略化しながらも第１図のバッ
ファ回路と同様の効果を奏することができる。

上述の第１図および第４図の実施例では、フリップフロ
ップ回路の入力ノードＮ、。。およびＮ１０１が“Ｈ°
レベルにプリチャージされ、入力回路ＩＣ，およびＩＣ
２がｎチャネルトランジスタで構成されていたが、フリ
ップフロップ回路の入力ノードが″Ｌ°レベルにプリチ
ャージされ、入力回路がｐチャネルトランジスタで構成
されるようにしても同様の効果を得ることができる。

第５図は、第４図に示した実施例の変形例を示す回路図
であり、上述のようにフリップフロップ回路の入力回路
をｐチャネルトランジスタで構成したものである。すな
わち、第５図のバッファ回路は、入力回路ＩＣ，ａを、
ｐチャネルトランジスタＱｒｏｅ　ａ＊　Ｑ＋　＋ｏ　
ａおよびＱ＋　＋　＋　ａで構成し、入力回路ＩＣ２ａ
を、ｐチャネルトランジスタＱ＋＋ｚａ、Ｑ＋＋ｓａお
よびＱ＋＋＊ａで構成し、プリチャージ用トランジスタ
をｎチャネルトランジスタＱ、。７ａおよびＱ、。８ａ
で構成し、フリップフロップ回路の駆動用トランジスタ
をｐチャネルトランジスタＱ、。Ｇａで構成した点を除
いて、第１図および第４図に示したバッファ回路と同じ
である。また、第６図は、第５図のバッファ回路の動作
を説明するためのタイミングチャートであり、第３図に
示したタイミングチャートに比較して、各クロック信号
の極性が逆になっているが、基本的な動作は第１図およ
び第４図に示したバッファ回路と同じである。

上述の第１図、第４図および第５図に示した実施例では
、バッファ回路をダイナミック型ＲＡＭの行アドレスバ
ッファに適用した場合について説明したが、ダイナミッ
ク型ＲＡＭにおける他のバッファ回路として、またはス
タティック型ＲＡＭのような他のメモリ装置のバッファ
回路として用いた場合にも同様の効果を奏し、さらに−
数的には、内部からのデータを受けて、レベル変換また
は波形整形をなし、同相および逆相の信号を回路内部へ
出力するデータインバッファに適用した場合にも同様の
効果を奏する。

［発明の効果］ 以上のように、この発明のバッファ回路によれば、第１
．第２および第３のトランジスタからなる第１の入力回
路を第１の電位とフリップフロップ回路の第１の入力ノ
ードとの間に接続するとともに、第４．第５および第６
のトランジスタからなる第２の入力回路を第１の電位と
フリップフロップ回路の第２の入力ノードとの間に接続
し、第１の電位側に接続された第１のトランジスタのゲ
ートに外部アドレス信号を供給するとともに第１の電位
側に接続された第４のトランジスタのゲートに基準電位
を供給し、第１および第２の入力回路を動作状態とする
ためのクロックを第２および第５のトランジスタのゲー
トに供給してフリップフロップ回路を動作状態にし、さ
らに第１および第２の入力回路を非動作状態とするため
のクロックを第３および第６のトランジスタのゲートに
供給するようにしているので、フリップフロップ回路で
の貫通電流を減少させることができるとともに、フリッ
プフロップ回路の動作速度を向上させ、さらにはメモリ
回路のアドレスバッファ回路として使用した場合に、ア
ドレスセットアツプ時間とアドレスホールド時間とに大
きなマージンを持たせることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例であるバッファ回路を示
す回路図である。第２図は、第１図のバッファ回路に用
いられる各種クロック信号の発生源を示すブロック図で
ある。第３図は、第１図に示したバッファ回路の動作を
説明するためのタイミングチャートである。第４ｖ！Ｊ
は、第１図に示した実施例の変形例を示す回路図である
。第５図は、第４図に示した実施例の変形例を示す回路
図である。第６図は、第５図のバッファ回路の動作を説
明するためのタイミングチャートである。第７図は、ダ
イナミック型ＲＡＭの構成を示す概略ブロック図である
。第８図は、従来のバッファ回路の一例を示す回路図で
ある。第９図は、第８図に示したバッファ回路の動作を
説明するためのタイミングチャートである。第１０図は
、従来のバッファ回路の他の例を示す回路図である。第
１１図は、第１０図のバッファ回路に用いられる各種ク
ロック信号の発生源を示すブロック図である。第１２図
は、第１０図のバッファ回路に用いられる基準電位の発
生源を示す回路図である。第１３図は、第１０図に示し
たバッファ回路の動作を説明するためのタイミングチャ
ートである。第１４図は、従来のバッファ回路の他の例
を示す回路図である。 第１５図は、第１４図のバッファ回路に用いられる各種
クロック信号の発生源を示すブロック図である。第１６
図は、第１４図に示したバッファ回路の動作を説明する
ためのタイミングチャートである。第１７図は、第１６
図のタイミングチャートの一部を詳細に示す図である。 図において、１はクロック発生回路、２は列アドレスバ
ッファ、３は行アドレスバッファ、４はデータインバッ
ファ、５はデータアウトバッファ、６はメモリセルアレ
イ、７は行デコーダ、８はセンスアンプおよびＩ１０制
御回路、９は列デコーダ、１０，１１，１２，１３，１
４．１８．１９゜２０および２１は遅延回路、１５．　
１６．　１７゜２２．２３および２４はインバータ、１
００はダイナミック型ＲＡＭ、ＩＣ，、ＩＣ２，ＩＣＩ
　ｇおよびＩＣ２ｇは入力回路を示す。 第１図

Claims (2)

【特許請求の範囲】
1. （１）外部アドレス信号を受けて、前記外部アドレス信
   号と同相および逆相の信号を出力するバッファ回路であ
   って、 第１の電位を供給する手段と、 第２の電位を供給する手段と、 第１および第２の入力ノードを有し、前記第１の電位と
   第２の電位との間に接続されたフリップフロップ手段と
   、 前記フリップフロップ手段を駆動するための第１のクロ
   ックを発生する手段と、 前記第１のクロックを受けて前記フリップフロップ手段
   を駆動する手段と、 前記第１の電位と前記第１の入力ノードとの間に直列に
   接続された第１、第２および第３のスイッチング素子か
   らなる第１の入力回路手段と、前記第１の電位と前記第
   ２の入力ノードとの間に直列に接続された第４、第５お
   よび第６のスイッチング素子からなる第２の入力回路手
   段と、前記第１の電位側に接続された前記第１のスイッ
   チング素子の制御端子に前記外部アドレス信号を供給す
   る手段と、 基準電位を発生して前記第１の電位側に接続された前記
   第４のスイッチング素子の制御端子に供給する手段と、 前記第１および第２の入力回路手段を動作状態とするた
   めの第２のクロックを発生して前記第２および第５のス
   イッチング素子の制御端子に供給する手段と、 前記第１および第２の入力回路手段を非動作状態とする
   ための第３のクロックを発生して前記第３および第６の
   スイッチング素子の制御端子に供給する手段と、 前記第１の入力ノードから前記外部アドレス信号と同相
   の信号を取出す手段と、 前記第２の入力ノードから前記外部アドレス信号と逆相
   の信号を取出す手段とを備えた、バッファ回路。
2. （２）外部アドレス信号を受けて、前記外部アドレス信
   号と同相および逆相の信号を出力するバッファ回路を動
   作させる方法であって、 前記バッファ回路は、 第１の電位を供給する手段と、 第２の電位を供給する手段と、 第１および第２の入力ノードを有し、前記第１の電位と
   第２の電位との間に接続されたフリップフロップ手段と
   、 前記第１の電位と前記第１の入力ノードとの間に直列に
   接続された第１、第２および第３のスイッチング素子か
   らなる第１の入力回路手段と、前記第１の電位と前記第
   ２の入力ノードとの間に直列に接続された第４、第５お
   よび第６のスイッチング素子からなる第２の入力回路手
   段と、前記第１の電位側に接続された前記第１のスイッ
   チング素子の制御端子に前記外部アドレス信号を供給す
   る手段と、 基準電位を発生して前記第１の電位側に接続された前記
   第４のスイッチング素子の制御端子に供給する手段と、 前記第１の入力ノードから前記外部アドレス信号と同相
   の信号を取出す手段と、 前記第２の入力ノードから前記外部アドレス信号と逆相
   の信号を取出す手段とを備えており、前記バッファ回路
   を動作させる方法は、 前記第２および第５のスイッチング素子を制御して前記
   第１および第２の入力回路手段を動作状態にする第１の
   ステップと、 前記フリップフロップ手段を駆動する第２のステップと
   、 前記第３および第６のスイッチング素子を制御して前記
   第１および第２の入力回路手段を非動作状態にする第３
   のステップとを含む、バッファ回路の動作方法。