JPS641977B2 - - Google Patents
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- JPS641977B2 JPS641977B2 JP437580A JP437580A JPS641977B2 JP S641977 B2 JPS641977 B2 JP S641977B2 JP 437580 A JP437580 A JP 437580A JP 437580 A JP437580 A JP 437580A JP S641977 B2 JPS641977 B2 JP S641977B2
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- 239000011159 matrix material Substances 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 3
- 229920005994 diacetyl cellulose Polymers 0.000 description 45
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明はデイジタルアナログ変換器（以下
DACと略す）に関するものであり、特にMOSモ
ノリシツクIC化に適したDACの回路手段に関す
るものである。 第１図にアデイブ・アール・ハマデ氏（Adib
Ｒ、Hamade）により発明され、特開昭52−
28851号公報に開示されているMOSモノリシツク
集積回路に適したDAC回路手段の従来例を示す。 この回路手段の詳細は、ハマデ氏により1976年
米国フイラデルフイアで開かれた国際固体回路会
議でも詳しく報告されているのでここでは概略説
明のみ行う。第１図は３ビツトデイジタル入力
DACの例であり、Ａ，は最上位ビツト
（MSB）のデイジタル相補入力であり、Ｂ，は
第２ビツトデイジタル相補入力であり、Ｃ，は
最下位ビツト（LSB）のデイジタル相補入力で
ある。基準電圧端子と接地電圧端子間にシリーズ
接続された23個の抵抗器により23−１個のタツプ
電位が得られ、MOSFETスイツチで構成された
デコード回路によりデイジタル入力に対応したタ
ツプ電位がアナログ出力端子OUTへ導かれる。
この構成の変換器は構成が単純である事、MOS
モノリシツク集積回路に適した回路構成となつて
いる事、本質的にモノリシツクな入出力特性の得
られる事等を特長としている。しかしながら、こ
の構成の変換回路は電圧出力型であるにもかかわ
らずその出力インピーダンスが高いという欠点を
有している。よつてこの構成の変換回路は高入力
インピーダンスを有する比較器へDAC出力が印
加され、比較器への未知アナログ入力との比較動
作を行なうアナログデイジタル変換器への応用に
適した回路手段であり、上記公開公報にもこの応
用例が開示されている。 一方DACとして用いる場合には許容される負
荷の範囲は著しく狭く、出力がバツフアアンプが
かならず必要となるといえる。さらにＮビツト
DACに於いてはＮ個のMOSスイツチが抵抗網の
タツプとアナログ出力端間にシリーズ接続される
事になり、この変換回路手段はスイツチング速度
が低下し、高速変換が出来ないという欠点があ
る。 本発明の目的は、シンプルなレイアウト手段に
適し、かつ高速なDACを提供することにある。 本発明によるDACは電流源と電流スイツチで
構成された単位電流源スイツチセルが行列状に配
列されているためシンプルなレイアウトを可能と
し、非常に高い出力コンプライアンス特性を有す
ること、単一電流で動作が可能であること、
MOSモノリシツク集積回路に適した回路手段で
あること、本質的にモノトニツクな特性が得られ
ること、電流出力型であるため高速化が可能であ
る。 以下図面に従つて本発明の構成、動作原理、及
び実施例について詳細に説明する。 第２図は本発明のDACの基本構成を示すもの
であり、６ビツトデイジタル入力の変換器の例を
示している。１１は最上位ビツト（MSB）デイ
ジタル入力端子であり、１２，１３，１４，１５
はそれぞれ第２、第３、第４、第５ビツトデイジ
タル入力端子であり、１６は最下位ビツト
（LSB）デイジタル入力端子である。２，３，４
はそれぞれエンコード回路でありROM（リード
オンリーメモリー）で構成される。 又１０は電流源スイツチセルの行列配置された
ものであり各々の電流源スイツチセルは同一形状
のものが行列状に隣接して配置されている。前述
の第１のエンコード回路２はデイジタル入力の上
位３ビツト信号からＡ０〜Ａ７なる８個の第１の
エンコード信号群を作り、それぞれ信号線２０〜
２７を通して同一列に属する電流源スイツチセル
に対して対応する信号Ａ０〜Ａ７を供給する。こ
こで第０列〜第７列をそれぞれ１００〜１０７の
番号で示した。よつて例えば、信号線２０は第０
列１００に属する全ての電流源スイツチセルへ共
通に信号A0を供給する。 第２のエンコード回路３は、前記第１のエンコ
ード信号群Ａ０〜Ａ７の信号をさらにエンコード
し第２のエンコード信号群Ｂ０〜Ｂ７を作り、そ
れぞれ信号線３０〜３７を通して、同一列に属す
る電流源スイツチセルに対して対応する信号Ｂ０
〜Ｂ７を供給する。 一方第３のエンコード回路４は、第４、第５ビ
ツト及び最下位ビツトデイジタル入力信号がらＣ
０〜Ｃ７なる８個の第３エンコード信号群を作り
それぞれ信号線４０〜４７を通して同一行に属す
る電流源スイツチセルに対して各々対応する信号
Ｃ０〜Ｃ７を供給する。ここで第０行〜第７行を
それぞれ１１０〜１１７の番号で示した。よつて
例えば信号線４３は第３行１１３に属する全ての
電流源スイツチセルへ共通に信号Ｃ３を供給す
る。 各電流源スイツチセルからの出力電流は５０〜
５７で示した出力線を通して端子５から取り出す
事ができる。尚第２図では単一アナログ出力の構
成例を示しているが、相補電流出力型の構成も可
能である事は言うまでもない。以上の説明で明ら
かなように、本発明のDACは第１、第２、第３
のエンコード回路、各エンコード回路からの第
１、第２、第３のエンコード信号群、行列状に隣
接して配置された電流源スイツチセル群及び電流
出力手段をその基本構成要素としている。 次に本発明のDACの動作原理について説明す
る。第２図の構成例は６ビツトDACであり、上
位３ビツトの信号によりDACの入出力範囲を８
セグメントに等分割する事が出来る。今デイジタ
ル入力コードの上位３ビツトの000なるコードに
対して第０セグメントを、順に001なるコードか
ら、111なるコードまで第１〜第７セグメントを
定義する。第０セグメントには000000から000111
までの８組のコードが属し、第１セグメントには
001000から001111までの８組のコードが属し、以
下同様に第７セグメントまで各セグメントには対
応する８組のデイジタル入力コードが各々属す
る。第２図の構成例に於いては、６ビツトに対応
して26＝64個の電流源スイツチセルが８行×８列
構成で電流源スイツチセル群１０として行列配置
されており、各列１００〜１０７に属する電流源
スイツチセルが第０〜第７セグメントに対応して
おり、各行１１０〜１１７に属する電流源スイツ
チセルが下位３ビツトで決まる加算重みビツトに
対応している。例えば、今デイジタル入力が
011101なるコードである時、上位３ビツトの011
なるコードに対応して第３セグメントまでの全電
流源スイツチセルを出力状態とし、さらに第４セ
グメント中の101なる下位ビツトのコードに対応
した５個の電流源スイツチセルを出力状態とし、
第４セグメント中の他の３個の電流源スイツチセ
ル及び第５、第６、第７セグメントに属する全て
の電流源スイツチセルを禁止状態とする事によつ
て011101なるコードに対応したアナログ出力電流
を得る事が可能となる。この様な動作を可能とす
るエンコード回路の好適な入出力コード特性を第
１表及び第２表に示した。
DACと略す）に関するものであり、特にMOSモ
ノリシツクIC化に適したDACの回路手段に関す
るものである。 第１図にアデイブ・アール・ハマデ氏（Adib
Ｒ、Hamade）により発明され、特開昭52−
28851号公報に開示されているMOSモノリシツク
集積回路に適したDAC回路手段の従来例を示す。 この回路手段の詳細は、ハマデ氏により1976年
米国フイラデルフイアで開かれた国際固体回路会
議でも詳しく報告されているのでここでは概略説
明のみ行う。第１図は３ビツトデイジタル入力
DACの例であり、Ａ，は最上位ビツト
（MSB）のデイジタル相補入力であり、Ｂ，は
第２ビツトデイジタル相補入力であり、Ｃ，は
最下位ビツト（LSB）のデイジタル相補入力で
ある。基準電圧端子と接地電圧端子間にシリーズ
接続された23個の抵抗器により23−１個のタツプ
電位が得られ、MOSFETスイツチで構成された
デコード回路によりデイジタル入力に対応したタ
ツプ電位がアナログ出力端子OUTへ導かれる。
この構成の変換器は構成が単純である事、MOS
モノリシツク集積回路に適した回路構成となつて
いる事、本質的にモノリシツクな入出力特性の得
られる事等を特長としている。しかしながら、こ
の構成の変換回路は電圧出力型であるにもかかわ
らずその出力インピーダンスが高いという欠点を
有している。よつてこの構成の変換回路は高入力
インピーダンスを有する比較器へDAC出力が印
加され、比較器への未知アナログ入力との比較動
作を行なうアナログデイジタル変換器への応用に
適した回路手段であり、上記公開公報にもこの応
用例が開示されている。 一方DACとして用いる場合には許容される負
荷の範囲は著しく狭く、出力がバツフアアンプが
かならず必要となるといえる。さらにＮビツト
DACに於いてはＮ個のMOSスイツチが抵抗網の
タツプとアナログ出力端間にシリーズ接続される
事になり、この変換回路手段はスイツチング速度
が低下し、高速変換が出来ないという欠点があ
る。 本発明の目的は、シンプルなレイアウト手段に
適し、かつ高速なDACを提供することにある。 本発明によるDACは電流源と電流スイツチで
構成された単位電流源スイツチセルが行列状に配
列されているためシンプルなレイアウトを可能と
し、非常に高い出力コンプライアンス特性を有す
ること、単一電流で動作が可能であること、
MOSモノリシツク集積回路に適した回路手段で
あること、本質的にモノトニツクな特性が得られ
ること、電流出力型であるため高速化が可能であ
る。 以下図面に従つて本発明の構成、動作原理、及
び実施例について詳細に説明する。 第２図は本発明のDACの基本構成を示すもの
であり、６ビツトデイジタル入力の変換器の例を
示している。１１は最上位ビツト（MSB）デイ
ジタル入力端子であり、１２，１３，１４，１５
はそれぞれ第２、第３、第４、第５ビツトデイジ
タル入力端子であり、１６は最下位ビツト
（LSB）デイジタル入力端子である。２，３，４
はそれぞれエンコード回路でありROM（リード
オンリーメモリー）で構成される。 又１０は電流源スイツチセルの行列配置された
ものであり各々の電流源スイツチセルは同一形状
のものが行列状に隣接して配置されている。前述
の第１のエンコード回路２はデイジタル入力の上
位３ビツト信号からＡ０〜Ａ７なる８個の第１の
エンコード信号群を作り、それぞれ信号線２０〜
２７を通して同一列に属する電流源スイツチセル
に対して対応する信号Ａ０〜Ａ７を供給する。こ
こで第０列〜第７列をそれぞれ１００〜１０７の
番号で示した。よつて例えば、信号線２０は第０
列１００に属する全ての電流源スイツチセルへ共
通に信号A0を供給する。 第２のエンコード回路３は、前記第１のエンコ
ード信号群Ａ０〜Ａ７の信号をさらにエンコード
し第２のエンコード信号群Ｂ０〜Ｂ７を作り、そ
れぞれ信号線３０〜３７を通して、同一列に属す
る電流源スイツチセルに対して対応する信号Ｂ０
〜Ｂ７を供給する。 一方第３のエンコード回路４は、第４、第５ビ
ツト及び最下位ビツトデイジタル入力信号がらＣ
０〜Ｃ７なる８個の第３エンコード信号群を作り
それぞれ信号線４０〜４７を通して同一行に属す
る電流源スイツチセルに対して各々対応する信号
Ｃ０〜Ｃ７を供給する。ここで第０行〜第７行を
それぞれ１１０〜１１７の番号で示した。よつて
例えば信号線４３は第３行１１３に属する全ての
電流源スイツチセルへ共通に信号Ｃ３を供給す
る。 各電流源スイツチセルからの出力電流は５０〜
５７で示した出力線を通して端子５から取り出す
事ができる。尚第２図では単一アナログ出力の構
成例を示しているが、相補電流出力型の構成も可
能である事は言うまでもない。以上の説明で明ら
かなように、本発明のDACは第１、第２、第３
のエンコード回路、各エンコード回路からの第
１、第２、第３のエンコード信号群、行列状に隣
接して配置された電流源スイツチセル群及び電流
出力手段をその基本構成要素としている。 次に本発明のDACの動作原理について説明す
る。第２図の構成例は６ビツトDACであり、上
位３ビツトの信号によりDACの入出力範囲を８
セグメントに等分割する事が出来る。今デイジタ
ル入力コードの上位３ビツトの000なるコードに
対して第０セグメントを、順に001なるコードか
ら、111なるコードまで第１〜第７セグメントを
定義する。第０セグメントには000000から000111
までの８組のコードが属し、第１セグメントには
001000から001111までの８組のコードが属し、以
下同様に第７セグメントまで各セグメントには対
応する８組のデイジタル入力コードが各々属す
る。第２図の構成例に於いては、６ビツトに対応
して26＝64個の電流源スイツチセルが８行×８列
構成で電流源スイツチセル群１０として行列配置
されており、各列１００〜１０７に属する電流源
スイツチセルが第０〜第７セグメントに対応して
おり、各行１１０〜１１７に属する電流源スイツ
チセルが下位３ビツトで決まる加算重みビツトに
対応している。例えば、今デイジタル入力が
011101なるコードである時、上位３ビツトの011
なるコードに対応して第３セグメントまでの全電
流源スイツチセルを出力状態とし、さらに第４セ
グメント中の101なる下位ビツトのコードに対応
した５個の電流源スイツチセルを出力状態とし、
第４セグメント中の他の３個の電流源スイツチセ
ル及び第５、第６、第７セグメントに属する全て
の電流源スイツチセルを禁止状態とする事によつ
て011101なるコードに対応したアナログ出力電流
を得る事が可能となる。この様な動作を可能とす
るエンコード回路の好適な入出力コード特性を第
１表及び第２表に示した。
【表】
【表】
【表】
第２エンコーダーは禁止するべきセグメントを
選択するエンコード信号群Ｂ０〜Ｂ７を出力す
る。第１表に示す通り、例えば011なる上位３ビ
ツトコードに対し、Ｂ０〜Ｂ７のコードは
00001111となりＢ４〜Ｂ７までの信号が１となり
第４〜第７セグメントまでが禁止され、Ｂ０〜Ｂ
３までの信号が０となり第０〜第３セグメントは
禁止状態ではなくなる。 第１エンコーダーの出力するエンコード信号群
Ａ０〜Ａ７は禁止状態にないセグメントのうち最
上位セグメントへ“１”なる信号を供給し、この
セグメントに属する電流源スイツチセルのオンオ
フが下位３ビツトデイジタル入力信号に依存する
べく制御し、残りのセグメントへは“０”なる信
号を供給し、この残りのセグメントに属する全て
の電流源スイツチセルが下位３ビツトデイジタル
入力信号に依存する事なく常にオン（出力）状態
にあるべく制御する。第２表に示す通り、例えば
011なる上位３ビツトコードに対し、Ａ０〜Ａ７
のコードは00010000となり第３セグメントが選択
される。 第３エンコード回路の出力信号は、第２エンコ
ード回路により選択されたセグメントに属する電
流源スイツチセルのうち下位３ビツトデイジタル
入力信号に依存して、所定数のセルをオン（出
力）状態とし、残りのセルをオフ（禁止）状態と
するエンコード信号群Ｃ０〜Ｃ７を出力する。第
３表abに示す通り、例えば101なる下位ビツトの
コードに対しＣ０〜Ｃ７のコードは00000111とな
りＣ５〜Ｃ７までの信号が１となり、Ｃ０〜Ｃ４
までが０となる。よつて上位ビツトにより選択さ
れたセグメント（列）に属する電流源スイツチセ
ルのうち第５〜第７行に属する電流源スイツチセ
ルは禁止（オフ）状態となり、第０〜第４行に属
する電流源スイツチセルは出力（オン）状態とな
る。 以上説明した動作原理に従つて本発明のDAC
は動作するのでデイジタル入力コードの増大に依
存して、各電流源スイツチセルの出力電流が加算
されて出力電流が得られるため、本質的に単調増
加特性（モノトニツクな特性）が得られる。 次に図面に従がつて本発明のDACの基本構成
要素の具体的な実施例について説明する。 第３図は電流源スイツチセルの基本回路構成２
００を示している。２８０は電源配線で端子２８
１及び２８２を介して隣接して配置される電流源
スイツチセルと自動的に結線される。以下同様に
２７０は接地配線で端子２７１，２７２を介して
接続され、２６０は電流源FET２９０のゲート
バイアス電圧を供給する配線であり、端子２６
１，２６２を介してFET２９０のゲートへ接続
され２５０はアナログ出力配線であり端子２５
１，２５２を介して接続されスイツチFET２９
１のドレインが接続されている。又、２２０は前
述の第１のエンコード回路２の出力信号線で端子
２２１，２２２を介して接続され、２３０は第２
のエンコード回路３の出力信号線で端子２３１，
２３２を介して接続され、２４０は第３のエンコ
ード回路４の出力信号線で端子２４１，２４２を
介して接続されている。前述の通りいずれの配線
も隣接して配置された他の電流源スイツチセルと
自動的に結線される。 ２９０は前述の通り電流源FETであり、各電
流源スイツチセルのFETは共通バイアスされて
いる。全てのセルの電流源FETを同一形状にす
る事によつて各電流スイツチセルは単位電流をオ
ンオフし、入出力特性が線形関係にあるDACが
構成される。 一方各セグメント内の電流源FETの形状は同
一とし、第０から第７までのセグメントに属する
電流源FETに２進化重み付けをする事によつて
PCM用非線形状特性を有するDACが構成され
る。 電流源FET２９０のドレインはスイツチFET
２９１のソースへ接続されている。スイツチ
FET２９１のゲートは多入力論理ゲート、すな
わち２９２及び２９３で示したアンドノア回路の
出力によりバイアスされる。この多入力論理ゲー
トは制御信号の正負論理レベルFETがＰチヤン
ネルかｎチヤンネル等に依存してさまざまな組合
せが可能であるが、ここでは一例としてアンドノ
ア（ANDNOR）回路構成を示した。２入力アン
ド回路２９３の第１の入力端子は、第１のエンコ
ード回路の出力信号線２２０へ接線され、第２の
入力端子は第３のエンコード回路の出力信号線２
４２へ接続され、２入力アンドゲート２９３の出
力は３入力ノアゲート２９２の第１の入力端子へ
接続され、３入力ノアゲート２９２の第２の入力
端子は、第２のエンコード回路の出力信号線２３
０へ接続され、第３の入力端子は、前記電流源
FETのドレインとスイツチFETのソース共通接
線点へ接続されている。 次にこの電流源スイツチセルの動作について説
明する。配線２３０を介してノア２９２の第２の
入力端子へ印加される第２エンコード回路３の出
力信号のレベルが高レベルにあると、他の入力端
子のレベルのいかんにかかわらず、ノアゲート２
９２の出力は低レベルとなり、スイツチFET２
９１はカツトオフする。よつて第２エンコード回
路の出力信号は禁止信号として動作する。 一方第２のエンコード回路の出力信号のレベル
が低レベルにある時にはセルの禁止状態は解除さ
れ、第２、第３のエンコード回路の出力信号によ
つてセルの出力状態が制御される。アンドゲート
２９３の第１の入力端子へ印加される第１のエン
コード回路の出力信号のレベルが低レベルにある
時にはアンドゲート２９３の第２の入力端子へ印
加される第３のエンコード回路の出力信号のレベ
ルのいかんにかかわらず、アンドゲート２９３の
出力は低レベルとなり、よつてノアゲート２９２
の第１、第２入力端子は低レベルとなり、よつて
ノアゲート２９２端子２９５へ接続された第３の
入力端子を入力とし、２９６を出力とする反転増
幅器として動作し、FET２９１は帰還バイアス
されオン状態となり、このセルは出力線２５０へ
電流を出力する。 一方、第２のエンコード回路の出力信号のレベ
ルが低レベルにありセルの禁止状態が解除されて
いて、アンドゲート２９３の第１の入力端子へ印
加される第１のエンコード回路の出力信号のレベ
ルが高レベルへ反転すると、アンドゲート２９３
の第２の入力端子へ印加される第３のエンコード
回路の出力信号のレベル依存してセルの出力状態
が決まる。第２の入力端子のレベルが高レベルで
ある時にはアンドゲート２９３の出力は高レベル
となり、ノアゲート２９２の出力は低レベルとな
つてスイツチFET２９１はカツトオフし、セル
はオフ（禁止）状態となる。一方アンドゲート２
９３の出力は低レベルとなり、ノアゲート２９２
は端子２９５を入力２９６を出力とする反転増幅
器として動作し、スイツチFET２９１は帰還バ
イアスされオン状態となり、このセルは出力線２
５０へ電流を出力する。 以上説明した通り、第３図に示した電流源スイ
ツチセルは本発明のDACの基本構成要素として
目的通りの動作を行なう。さらにこの電流源スイ
ツチセルは、従来のアナログ電流スイツチの構成
を複雑化する事なく、出力インピーダンスを著し
く改善しており、モノリシツク集積回路として出
力コンプライアンスの特性の著しく良好なDAC
を実現する好適な実施例となつている。DACの
出力コンプライアンス特性はアナログ電流出力端
子の電圧振幅に対する出力電流変化の抑圧特性で
あり、電流出力型DACの基本特性の一つであり
出力コンプライアンス特性の不満足なDACでは
広範囲の出力端子電圧振幅に対して精度を満足す
る事ができなくなる。 第３図に示した電流源スイツチセルに於いて、
ノアゲート２９２第１、第２入力端子が先に低レ
ベルにあり、ノアゲート２９２が反転増幅器とし
て動作している時には、スイツチFET２９１の
ソースからゲートに対して閉帰還ループが形成さ
れる。今スイツチFET２９１と電流源FETが同
一形状であると仮定して、これらFETのトラン
スコンダクタンスをgm、出力インピーダンスを
r0とし、スイツチFETのドレインの電位、すなわ
ち、出力端子の電位をV5、スイツチFET２９１
のソースと電流源FET２９０のドレインの共通
接続端子２９５の電位をV295、又出力電流をI5、
電流源FETのゲートバイアス電圧をVGとする出
力電流I5は次のごとく近似する事が出来る。 I5＝（V5−V295）／γ0＋（−μ）・gm・（−V295）
…(1) 次に出力コンダクタンスを考える。出力端子の
電位変化ΔV5による出力電流の変化ΔI5は ΔI5＝（ΔV5−ΔV295） ／γ0＋（−μ）・gm・（−ΔV295）…(2) この時、ΔI5＝ΔV295／γ0であるので、 ΔI5＝１／（２−μ・gm・γ0）γ0・ΔV5 …(3) １／−μ・（gm・γ0）・γ0・ΔV5 …(4) 従つて、出力コンダクタンスΔI5／ΔV5は次式
(5)のように近似できる ΔI5／ΔV5＝１／−μ・（gm・γ0）・γ0 …(5) 尚（−μ）は反転増幅増幅として動作するノア
ゲート２９２のゲインである。従来の単純な差動
電流スイツチ形式で得られるインピーダンス（出
力コンダクタンスの逆数）は（gmr0）・r0であ
り、第３図に示したセルではさらにμ倍の改善が
遂されている。反転増幅器として動作するノアゲ
ートのゲインμを10倍以上に取る事が容易である
事は同業者に於いては公知である。本発明が行な
つた実験に於いては、出力電圧の10Vの振幅に対
して出力電流の変動は０・00375％であり変動率
は０、000375％／Ｖとなつた。 12ビツトDACでの最少ビツト（LBS）の値は
フルスケール値に対して約0.025％であり1LSBに
相当する誤差を許したとすると本発明の電流源ス
イツチセルを使用したDACでは64Vの振幅が許
容される。一方シンプルな差動アナログ電流スイ
ツチを使用した場合には特性は１／μだけ悪化す
る。実験で使用した反転増幅器のゲインは、16で
あつたから従来の差動アナログ電流スイツチを使
用した場合には出力許容振幅は4Vへと著しく減
少する。 次に第４図に従つて第１、第２のエンコード回
路２，３の実施例について説明する。各々のエン
コード回路はROM回路で達成する事ができ、こ
のROM回路に於いて実線は入出力信号線を示し
実線実線の交点にある小円はスイツチFETを示
し、スイツチFETの配列により任意のエンコー
ド出力が得られる。ROM回路のこの記述手段は
公知であり、同業者にとつては明白な回路記述手
段であるのでここではより詳しい説明は省略す
る。“101”なる上位３ビツトのデイジタル入力に
対して、第１のエンコーダ２の出力信号線２０〜
２４及び２６，２７上にあるスイツチFETの少
なくとも１個がオンするため出力Ａ０〜Ａ４及び
Ａ６，Ａ７は共に低レベルとなり、出力線２５上
のいずれのスイツチFETもオンしない出力Ａ５
のみが高レベルとなる。 第１のエンコード回路２の出力線２０〜２７が
入力となる第２のエンコード回路３の実施例も第
４図に示してある。前述と同様に“101”なる上
位３ビツトのデイジタル入力に対して、信号線２
５の信号Ａ５のみが高レベルとなるから第２のエ
ンコード回路の出力信号線３０〜３５上にあるス
イツチFETがオンするため出力Ｂ０〜Ｂ５は共
に低レベルとなり、一方出力線３６，３７上のい
ずれものスイツチFETもオンしないため、Ｂ６，
Ｂ７が高レベルとなる。以上概略を説明した第
１、第２のエンコード回路の実施例は第１表に示
した入出力コードの関係を満足するものとなつて
いる。 第５図は下位デイジタル入力信号をエンコード
する第３のエンコード回路の実施例でありROM
回路、ROM４Ａ、ROM４Ｂより構成されてい
る。例えば、010なる下位３ビツトデイジタル入
力に対してROM４Ａの出力線、６２のみが高レ
ベルとなつている。よつてROM４Ｂに於いて出
力線４０，４１のデータＣ０，Ｃ１のみが低レベ
ルとなり、このROM４Ａ，４Ｂで構成されたエ
ンコード回路は第３のエンコード回路の好適な実
施例であり、第２表に示した入出力コードの関係
を満足するものとなつている。 第６図は第３図に示した電流源スイツチセルを
CMOS構造の集積回路で実施した例を示してい
る。第３図との共通部分には同一番号を付してあ
る。FET３０１，３０２はｎチヤンネル
MOSFETであり、FET３０３，３０４はｐチヤ
ンネルMOSFETであり、ノアゲート２９２を構
成している。さらにFET３１４，３１３はｐチ
ヤンネルMOSFETでありFET３１１，３１２は
ｎチヤンネルMOSFETであり、アンドゲート２
９３を構成し、ゲート２９２と共に複合論理ゲー
トを構成している。このCMOS構造の電流源ス
イツチセルは定常状態に於いて制御回路での電力
消費がなく低電力消費型のDACを構成する事が
できる。 第７図は第３図に示した電流源スイツチセルを
エンハスメント・デイプレツシヨンｎチヤンネル
MOS（Ｅ／Ｄ NMOS）集積回路で実施した例
を示している。第３図との共通部分には同一番号
を付してある。電流源FET２９０としてここで
はデイプレツシヨンFETを用いた例を示した。
この場合電流源FETのゲートバイアス用の配線
が不用となる利点があるが、このFET２９０の
閾値電圧のバラツキ、温度変化等に従つて出力電
流の絶対値が大きな変動をするという欠点があ
る。よつて特に高精度なDACには不適格な回路
手段であるが、特殊な応用例ば低品位音声出力等
の応用に供するDACの回路手段として有効であ
る。第７図に於いてFET３０１，３０２，３１
１，３１２はエンハンスメント型のチヤンネル
FETであり、チヤンネル３０１，３０２がノア
ゲート２９２部分をFET３１１，３１２がアン
ドゲート２９３部分を構成し、FET３１０はデ
イプレツシヨン型のｎチヤンネルFETであり、
負荷として共通に回路接続されて、セルの素子数
を減少させている。このＥ／DNMOS′構造の電
流源スイツチセルは制御部分での消費電力が増加
するが素子数が少なく集積回路で実施した場合に
このセルの専有面積がより小さく、経済的に秀れ
た回路手段である。 第８図は第２図に示した本発明のDACの構成
に於いて、行列状に配置された電流源スイツチセ
ル１０の一部分の実施例を示すものである。第２
図又は第３図と共通部分には同一番号が付してあ
る。基本セル構造は第７図に示したＥ／
DNMOS型電流源スイツチセルであるが、電流
源FETとしては高精度化のため、外部からバイ
アス電圧の供給されたエンハンスメントｎチヤン
ネルFETが用いられている。第８図に於いては
経済的なセルのレイアウトのためセル−セル間の
配線の共用手段の例を示している。例示した通
り、出力電流取り出し配線２５０及び、バイアス
電圧供給配線２６０、接地配線２７及びVDD電
源配線２８はセル間で共用したレイアウトが可能
となり専有チツプ面積を減少する事ができる。 第９図は第８図に示した実施例の電流源FET
の外部バイアス手段の実施例である。４０３は電
源VDDと接地間に構成された基準電圧源回路で
あり、DACと同一集積回路チツプ中に構成して
もかまわないし、外部回路として構成してもかま
わない。４００は演算増幅器であり、抵抗４０５
及び基準電流源FET４１０と共に電圧−電流変
換器を構成している。抵抗４０７，４０９は端子
４０８に安定なバイアス電位を与える分割抵抗で
ある。FET４１１、ゲート４１３，４１２は前
述の基準電流源FET４１０をセル中の電流源
FET群４９０と同一のバイアス状態へ置くため
の付加回路であり、各セルの出力状態に於いて、
各セルの電流源FETとこの基準電流源FETはゲ
ート・ソース間電圧、ドレイン・ソース間電圧が
同一となる様バイアスされるから、セル中の反転
増幅器として動作するノアゲート２９２の入力閾
値レベルの温度変動、電源変動に対し、前述の基
準電流IRefとDACの出力電流はトラツキングしよ
つて高安定なDACを実現する事が出来る。 以上説明した通り、本発明のDACはMOSFET
集積回路として構成するに好適なDAC回路手段
を提供しており、特に今後記憶回路用LSIの発展
に併つてより発展すると考えられる超高密度集積
回路（VLSI）技術を用いて製造するに適した
DACの回路手段を提供している。 さらに高い出力コンプライアンス特性の得られ
る回路手段を提供している事から、VLSI技術に
よる高精度DACの実現手段を可能としている。
さらにCMOS構造あるいはＥ／DNMOS構造の
実施例で示した通り、低消費電力化及び経済的チ
ツプレイアウトを目的とした回路構成を可能と
し、さらに電流出力型であり高速化を可能とし、
さらに制御回路は、従来の通常論理回路で構成さ
れているから当然単一5V電源で動作し、さらに
本質的にモノトニツクな特性を可能とし、DAC
回路の電源供給手段を含めた通常デイジタル回路
とのコンパチビリテイーを達成している。 以上の通り本発明のDACは当技術分野の発展
に大きく寄与するものである。
選択するエンコード信号群Ｂ０〜Ｂ７を出力す
る。第１表に示す通り、例えば011なる上位３ビ
ツトコードに対し、Ｂ０〜Ｂ７のコードは
00001111となりＢ４〜Ｂ７までの信号が１となり
第４〜第７セグメントまでが禁止され、Ｂ０〜Ｂ
３までの信号が０となり第０〜第３セグメントは
禁止状態ではなくなる。 第１エンコーダーの出力するエンコード信号群
Ａ０〜Ａ７は禁止状態にないセグメントのうち最
上位セグメントへ“１”なる信号を供給し、この
セグメントに属する電流源スイツチセルのオンオ
フが下位３ビツトデイジタル入力信号に依存する
べく制御し、残りのセグメントへは“０”なる信
号を供給し、この残りのセグメントに属する全て
の電流源スイツチセルが下位３ビツトデイジタル
入力信号に依存する事なく常にオン（出力）状態
にあるべく制御する。第２表に示す通り、例えば
011なる上位３ビツトコードに対し、Ａ０〜Ａ７
のコードは00010000となり第３セグメントが選択
される。 第３エンコード回路の出力信号は、第２エンコ
ード回路により選択されたセグメントに属する電
流源スイツチセルのうち下位３ビツトデイジタル
入力信号に依存して、所定数のセルをオン（出
力）状態とし、残りのセルをオフ（禁止）状態と
するエンコード信号群Ｃ０〜Ｃ７を出力する。第
３表abに示す通り、例えば101なる下位ビツトの
コードに対しＣ０〜Ｃ７のコードは00000111とな
りＣ５〜Ｃ７までの信号が１となり、Ｃ０〜Ｃ４
までが０となる。よつて上位ビツトにより選択さ
れたセグメント（列）に属する電流源スイツチセ
ルのうち第５〜第７行に属する電流源スイツチセ
ルは禁止（オフ）状態となり、第０〜第４行に属
する電流源スイツチセルは出力（オン）状態とな
る。 以上説明した動作原理に従つて本発明のDAC
は動作するのでデイジタル入力コードの増大に依
存して、各電流源スイツチセルの出力電流が加算
されて出力電流が得られるため、本質的に単調増
加特性（モノトニツクな特性）が得られる。 次に図面に従がつて本発明のDACの基本構成
要素の具体的な実施例について説明する。 第３図は電流源スイツチセルの基本回路構成２
００を示している。２８０は電源配線で端子２８
１及び２８２を介して隣接して配置される電流源
スイツチセルと自動的に結線される。以下同様に
２７０は接地配線で端子２７１，２７２を介して
接続され、２６０は電流源FET２９０のゲート
バイアス電圧を供給する配線であり、端子２６
１，２６２を介してFET２９０のゲートへ接続
され２５０はアナログ出力配線であり端子２５
１，２５２を介して接続されスイツチFET２９
１のドレインが接続されている。又、２２０は前
述の第１のエンコード回路２の出力信号線で端子
２２１，２２２を介して接続され、２３０は第２
のエンコード回路３の出力信号線で端子２３１，
２３２を介して接続され、２４０は第３のエンコ
ード回路４の出力信号線で端子２４１，２４２を
介して接続されている。前述の通りいずれの配線
も隣接して配置された他の電流源スイツチセルと
自動的に結線される。 ２９０は前述の通り電流源FETであり、各電
流源スイツチセルのFETは共通バイアスされて
いる。全てのセルの電流源FETを同一形状にす
る事によつて各電流スイツチセルは単位電流をオ
ンオフし、入出力特性が線形関係にあるDACが
構成される。 一方各セグメント内の電流源FETの形状は同
一とし、第０から第７までのセグメントに属する
電流源FETに２進化重み付けをする事によつて
PCM用非線形状特性を有するDACが構成され
る。 電流源FET２９０のドレインはスイツチFET
２９１のソースへ接続されている。スイツチ
FET２９１のゲートは多入力論理ゲート、すな
わち２９２及び２９３で示したアンドノア回路の
出力によりバイアスされる。この多入力論理ゲー
トは制御信号の正負論理レベルFETがＰチヤン
ネルかｎチヤンネル等に依存してさまざまな組合
せが可能であるが、ここでは一例としてアンドノ
ア（ANDNOR）回路構成を示した。２入力アン
ド回路２９３の第１の入力端子は、第１のエンコ
ード回路の出力信号線２２０へ接線され、第２の
入力端子は第３のエンコード回路の出力信号線２
４２へ接続され、２入力アンドゲート２９３の出
力は３入力ノアゲート２９２の第１の入力端子へ
接続され、３入力ノアゲート２９２の第２の入力
端子は、第２のエンコード回路の出力信号線２３
０へ接続され、第３の入力端子は、前記電流源
FETのドレインとスイツチFETのソース共通接
線点へ接続されている。 次にこの電流源スイツチセルの動作について説
明する。配線２３０を介してノア２９２の第２の
入力端子へ印加される第２エンコード回路３の出
力信号のレベルが高レベルにあると、他の入力端
子のレベルのいかんにかかわらず、ノアゲート２
９２の出力は低レベルとなり、スイツチFET２
９１はカツトオフする。よつて第２エンコード回
路の出力信号は禁止信号として動作する。 一方第２のエンコード回路の出力信号のレベル
が低レベルにある時にはセルの禁止状態は解除さ
れ、第２、第３のエンコード回路の出力信号によ
つてセルの出力状態が制御される。アンドゲート
２９３の第１の入力端子へ印加される第１のエン
コード回路の出力信号のレベルが低レベルにある
時にはアンドゲート２９３の第２の入力端子へ印
加される第３のエンコード回路の出力信号のレベ
ルのいかんにかかわらず、アンドゲート２９３の
出力は低レベルとなり、よつてノアゲート２９２
の第１、第２入力端子は低レベルとなり、よつて
ノアゲート２９２端子２９５へ接続された第３の
入力端子を入力とし、２９６を出力とする反転増
幅器として動作し、FET２９１は帰還バイアス
されオン状態となり、このセルは出力線２５０へ
電流を出力する。 一方、第２のエンコード回路の出力信号のレベ
ルが低レベルにありセルの禁止状態が解除されて
いて、アンドゲート２９３の第１の入力端子へ印
加される第１のエンコード回路の出力信号のレベ
ルが高レベルへ反転すると、アンドゲート２９３
の第２の入力端子へ印加される第３のエンコード
回路の出力信号のレベル依存してセルの出力状態
が決まる。第２の入力端子のレベルが高レベルで
ある時にはアンドゲート２９３の出力は高レベル
となり、ノアゲート２９２の出力は低レベルとな
つてスイツチFET２９１はカツトオフし、セル
はオフ（禁止）状態となる。一方アンドゲート２
９３の出力は低レベルとなり、ノアゲート２９２
は端子２９５を入力２９６を出力とする反転増幅
器として動作し、スイツチFET２９１は帰還バ
イアスされオン状態となり、このセルは出力線２
５０へ電流を出力する。 以上説明した通り、第３図に示した電流源スイ
ツチセルは本発明のDACの基本構成要素として
目的通りの動作を行なう。さらにこの電流源スイ
ツチセルは、従来のアナログ電流スイツチの構成
を複雑化する事なく、出力インピーダンスを著し
く改善しており、モノリシツク集積回路として出
力コンプライアンスの特性の著しく良好なDAC
を実現する好適な実施例となつている。DACの
出力コンプライアンス特性はアナログ電流出力端
子の電圧振幅に対する出力電流変化の抑圧特性で
あり、電流出力型DACの基本特性の一つであり
出力コンプライアンス特性の不満足なDACでは
広範囲の出力端子電圧振幅に対して精度を満足す
る事ができなくなる。 第３図に示した電流源スイツチセルに於いて、
ノアゲート２９２第１、第２入力端子が先に低レ
ベルにあり、ノアゲート２９２が反転増幅器とし
て動作している時には、スイツチFET２９１の
ソースからゲートに対して閉帰還ループが形成さ
れる。今スイツチFET２９１と電流源FETが同
一形状であると仮定して、これらFETのトラン
スコンダクタンスをgm、出力インピーダンスを
r0とし、スイツチFETのドレインの電位、すなわ
ち、出力端子の電位をV5、スイツチFET２９１
のソースと電流源FET２９０のドレインの共通
接続端子２９５の電位をV295、又出力電流をI5、
電流源FETのゲートバイアス電圧をVGとする出
力電流I5は次のごとく近似する事が出来る。 I5＝（V5−V295）／γ0＋（−μ）・gm・（−V295）
…(1) 次に出力コンダクタンスを考える。出力端子の
電位変化ΔV5による出力電流の変化ΔI5は ΔI5＝（ΔV5−ΔV295） ／γ0＋（−μ）・gm・（−ΔV295）…(2) この時、ΔI5＝ΔV295／γ0であるので、 ΔI5＝１／（２−μ・gm・γ0）γ0・ΔV5 …(3) １／−μ・（gm・γ0）・γ0・ΔV5 …(4) 従つて、出力コンダクタンスΔI5／ΔV5は次式
(5)のように近似できる ΔI5／ΔV5＝１／−μ・（gm・γ0）・γ0 …(5) 尚（−μ）は反転増幅増幅として動作するノア
ゲート２９２のゲインである。従来の単純な差動
電流スイツチ形式で得られるインピーダンス（出
力コンダクタンスの逆数）は（gmr0）・r0であ
り、第３図に示したセルではさらにμ倍の改善が
遂されている。反転増幅器として動作するノアゲ
ートのゲインμを10倍以上に取る事が容易である
事は同業者に於いては公知である。本発明が行な
つた実験に於いては、出力電圧の10Vの振幅に対
して出力電流の変動は０・00375％であり変動率
は０、000375％／Ｖとなつた。 12ビツトDACでの最少ビツト（LBS）の値は
フルスケール値に対して約0.025％であり1LSBに
相当する誤差を許したとすると本発明の電流源ス
イツチセルを使用したDACでは64Vの振幅が許
容される。一方シンプルな差動アナログ電流スイ
ツチを使用した場合には特性は１／μだけ悪化す
る。実験で使用した反転増幅器のゲインは、16で
あつたから従来の差動アナログ電流スイツチを使
用した場合には出力許容振幅は4Vへと著しく減
少する。 次に第４図に従つて第１、第２のエンコード回
路２，３の実施例について説明する。各々のエン
コード回路はROM回路で達成する事ができ、こ
のROM回路に於いて実線は入出力信号線を示し
実線実線の交点にある小円はスイツチFETを示
し、スイツチFETの配列により任意のエンコー
ド出力が得られる。ROM回路のこの記述手段は
公知であり、同業者にとつては明白な回路記述手
段であるのでここではより詳しい説明は省略す
る。“101”なる上位３ビツトのデイジタル入力に
対して、第１のエンコーダ２の出力信号線２０〜
２４及び２６，２７上にあるスイツチFETの少
なくとも１個がオンするため出力Ａ０〜Ａ４及び
Ａ６，Ａ７は共に低レベルとなり、出力線２５上
のいずれのスイツチFETもオンしない出力Ａ５
のみが高レベルとなる。 第１のエンコード回路２の出力線２０〜２７が
入力となる第２のエンコード回路３の実施例も第
４図に示してある。前述と同様に“101”なる上
位３ビツトのデイジタル入力に対して、信号線２
５の信号Ａ５のみが高レベルとなるから第２のエ
ンコード回路の出力信号線３０〜３５上にあるス
イツチFETがオンするため出力Ｂ０〜Ｂ５は共
に低レベルとなり、一方出力線３６，３７上のい
ずれものスイツチFETもオンしないため、Ｂ６，
Ｂ７が高レベルとなる。以上概略を説明した第
１、第２のエンコード回路の実施例は第１表に示
した入出力コードの関係を満足するものとなつて
いる。 第５図は下位デイジタル入力信号をエンコード
する第３のエンコード回路の実施例でありROM
回路、ROM４Ａ、ROM４Ｂより構成されてい
る。例えば、010なる下位３ビツトデイジタル入
力に対してROM４Ａの出力線、６２のみが高レ
ベルとなつている。よつてROM４Ｂに於いて出
力線４０，４１のデータＣ０，Ｃ１のみが低レベ
ルとなり、このROM４Ａ，４Ｂで構成されたエ
ンコード回路は第３のエンコード回路の好適な実
施例であり、第２表に示した入出力コードの関係
を満足するものとなつている。 第６図は第３図に示した電流源スイツチセルを
CMOS構造の集積回路で実施した例を示してい
る。第３図との共通部分には同一番号を付してあ
る。FET３０１，３０２はｎチヤンネル
MOSFETであり、FET３０３，３０４はｐチヤ
ンネルMOSFETであり、ノアゲート２９２を構
成している。さらにFET３１４，３１３はｐチ
ヤンネルMOSFETでありFET３１１，３１２は
ｎチヤンネルMOSFETであり、アンドゲート２
９３を構成し、ゲート２９２と共に複合論理ゲー
トを構成している。このCMOS構造の電流源ス
イツチセルは定常状態に於いて制御回路での電力
消費がなく低電力消費型のDACを構成する事が
できる。 第７図は第３図に示した電流源スイツチセルを
エンハスメント・デイプレツシヨンｎチヤンネル
MOS（Ｅ／Ｄ NMOS）集積回路で実施した例
を示している。第３図との共通部分には同一番号
を付してある。電流源FET２９０としてここで
はデイプレツシヨンFETを用いた例を示した。
この場合電流源FETのゲートバイアス用の配線
が不用となる利点があるが、このFET２９０の
閾値電圧のバラツキ、温度変化等に従つて出力電
流の絶対値が大きな変動をするという欠点があ
る。よつて特に高精度なDACには不適格な回路
手段であるが、特殊な応用例ば低品位音声出力等
の応用に供するDACの回路手段として有効であ
る。第７図に於いてFET３０１，３０２，３１
１，３１２はエンハンスメント型のチヤンネル
FETであり、チヤンネル３０１，３０２がノア
ゲート２９２部分をFET３１１，３１２がアン
ドゲート２９３部分を構成し、FET３１０はデ
イプレツシヨン型のｎチヤンネルFETであり、
負荷として共通に回路接続されて、セルの素子数
を減少させている。このＥ／DNMOS′構造の電
流源スイツチセルは制御部分での消費電力が増加
するが素子数が少なく集積回路で実施した場合に
このセルの専有面積がより小さく、経済的に秀れ
た回路手段である。 第８図は第２図に示した本発明のDACの構成
に於いて、行列状に配置された電流源スイツチセ
ル１０の一部分の実施例を示すものである。第２
図又は第３図と共通部分には同一番号が付してあ
る。基本セル構造は第７図に示したＥ／
DNMOS型電流源スイツチセルであるが、電流
源FETとしては高精度化のため、外部からバイ
アス電圧の供給されたエンハンスメントｎチヤン
ネルFETが用いられている。第８図に於いては
経済的なセルのレイアウトのためセル−セル間の
配線の共用手段の例を示している。例示した通
り、出力電流取り出し配線２５０及び、バイアス
電圧供給配線２６０、接地配線２７及びVDD電
源配線２８はセル間で共用したレイアウトが可能
となり専有チツプ面積を減少する事ができる。 第９図は第８図に示した実施例の電流源FET
の外部バイアス手段の実施例である。４０３は電
源VDDと接地間に構成された基準電圧源回路で
あり、DACと同一集積回路チツプ中に構成して
もかまわないし、外部回路として構成してもかま
わない。４００は演算増幅器であり、抵抗４０５
及び基準電流源FET４１０と共に電圧−電流変
換器を構成している。抵抗４０７，４０９は端子
４０８に安定なバイアス電位を与える分割抵抗で
ある。FET４１１、ゲート４１３，４１２は前
述の基準電流源FET４１０をセル中の電流源
FET群４９０と同一のバイアス状態へ置くため
の付加回路であり、各セルの出力状態に於いて、
各セルの電流源FETとこの基準電流源FETはゲ
ート・ソース間電圧、ドレイン・ソース間電圧が
同一となる様バイアスされるから、セル中の反転
増幅器として動作するノアゲート２９２の入力閾
値レベルの温度変動、電源変動に対し、前述の基
準電流IRefとDACの出力電流はトラツキングしよ
つて高安定なDACを実現する事が出来る。 以上説明した通り、本発明のDACはMOSFET
集積回路として構成するに好適なDAC回路手段
を提供しており、特に今後記憶回路用LSIの発展
に併つてより発展すると考えられる超高密度集積
回路（VLSI）技術を用いて製造するに適した
DACの回路手段を提供している。 さらに高い出力コンプライアンス特性の得られ
る回路手段を提供している事から、VLSI技術に
よる高精度DACの実現手段を可能としている。
さらにCMOS構造あるいはＥ／DNMOS構造の
実施例で示した通り、低消費電力化及び経済的チ
ツプレイアウトを目的とした回路構成を可能と
し、さらに電流出力型であり高速化を可能とし、
さらに制御回路は、従来の通常論理回路で構成さ
れているから当然単一5V電源で動作し、さらに
本質的にモノトニツクな特性を可能とし、DAC
回路の電源供給手段を含めた通常デイジタル回路
とのコンパチビリテイーを達成している。 以上の通り本発明のDACは当技術分野の発展
に大きく寄与するものである。
第１図は従来のDACを示す図、第２図は本発
明のDACの構成を示す図、第３図は本発明の
DACの電流源スイツチセル部の基本構成を示す
図第４図は本発明のDACの第１、第２エンコー
ダーの実施例を示す図、第５図は本発明のDAC
の第３エンコーダーの実施例を示す図、第６図は
本発明のDACの電流源スイツチセル部のCMOS
による実施例を示す図、第７図は本発明DACの
電流源スイツチセル部のＥ／Ｄ NMOSによる
実施例を示す図、第８図は本発明のDACの行列
状に配置された電流源スイツチセルの実施例の一
部等価回路図、第９図は本発明のDACの外部バ
イアス手段の実施例を示す図である。 １１〜１６…デイジタル入力、２，３，４…エ
ンコード回路、１０…電流源スイツチセルマトリ
クス。
明のDACの構成を示す図、第３図は本発明の
DACの電流源スイツチセル部の基本構成を示す
図第４図は本発明のDACの第１、第２エンコー
ダーの実施例を示す図、第５図は本発明のDAC
の第３エンコーダーの実施例を示す図、第６図は
本発明のDACの電流源スイツチセル部のCMOS
による実施例を示す図、第７図は本発明DACの
電流源スイツチセル部のＥ／Ｄ NMOSによる
実施例を示す図、第８図は本発明のDACの行列
状に配置された電流源スイツチセルの実施例の一
部等価回路図、第９図は本発明のDACの外部バ
イアス手段の実施例を示す図である。 １１〜１６…デイジタル入力、２，３，４…エ
ンコード回路、１０…電流源スイツチセルマトリ
クス。
Claims (1)
- １ 行列状に配列され、電流源と該電流源から電
流を取り出すスイツチと該スイツチを制御する多
入力論理回路とを各々が有する複数の単位電流源
スイツチセルと、該単位電流源スイツチセルの各
行毎に設けられてその行の前記多入力論理回路に
共通に接続される第１および第２の信号線群と、
前記単位電流源スイツチセルの各列毎に設けられ
てその列の前記多入力論理回路に共通に接続され
る第３の信号線群と、前記単位電流源スイツチセ
ルのうち前記スイツチがオンされたものの電流の
総和を出力する出力線と、前記第１の信号線群の
うち入力デイジタル信号の最上位ビツトから所定
数のビツトの信号の意味する数に対応する順位の
ものを選択する第１の制御信号を生じせしめる第
１のエンコーダーと、前記第２の信号線群のうち
前記入力デイジタル信号の前記所定数のビツトの
信号の意味する数より１つ少ない数の信号線に与
える第２の制御信号を生じせしめる第２のエンコ
ーダーと、前記第３の信号線群のうち前記入力デ
イジタル信号の前記最上位ビツトから前記所定数
のビツト以外のビツトの信号の意味する数に応じ
た数の信号線に与える第３の制御信号を生じせし
める第３のエンコーダーとを有し、前記多入力論
理回路は、前記第１の制御信号が与えられると前
記第３の制御信号に応じて前記スイツチをオン
し、前記第２の制御信号が与えられると前記第３
の制御信号にかかわらず前記スイツチをオンする
ように構成されていることを特徴とするデイジタ
ルアナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP437580A JPS56102120A (en) | 1980-01-18 | 1980-01-18 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP437580A JPS56102120A (en) | 1980-01-18 | 1980-01-18 | Digital-to-analog converter |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61025369A Division JPS61179620A (ja) | 1986-02-07 | 1986-02-07 | 電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56102120A JPS56102120A (en) | 1981-08-15 |
| JPS641977B2 true JPS641977B2 (ja) | 1989-01-13 |
Family
ID=11582611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP437580A Granted JPS56102120A (en) | 1980-01-18 | 1980-01-18 | Digital-to-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56102120A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1203318A (en) * | 1981-09-16 | 1986-04-15 | Brooktree Corporation | Apparatus for converting data between analog and digital values |
| EP0095674B1 (en) * | 1982-06-01 | 1993-09-01 | Brooktree Corporation | Apparatus for converting data between analog and digital values |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4886461A (ja) * | 1972-02-17 | 1973-11-15 | ||
| JPS5040304A (ja) * | 1973-08-21 | 1975-04-14 | ||
| JPS5325783A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Operation supervisary unit for electrically operated valve |
-
1980
- 1980-01-18 JP JP437580A patent/JPS56102120A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56102120A (en) | 1981-08-15 |
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