JPS643047B2 - - Google Patents

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JPS643047B2
JPS643047B2 JP57087879A JP8787982A JPS643047B2 JP S643047 B2 JPS643047 B2 JP S643047B2 JP 57087879 A JP57087879 A JP 57087879A JP 8787982 A JP8787982 A JP 8787982A JP S643047 B2 JPS643047 B2 JP S643047B2
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JP
Japan
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film
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single crystal
polycrystalline
semiconductor film
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JP57087879A
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JPS5825222A (ja
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Hiroyuki Tango
Yoshihisa Mizutani
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
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Publication of JPS5825222A publication Critical patent/JPS5825222A/ja
Publication of JPS643047B2 publication Critical patent/JPS643047B2/ja
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    • H10P14/382—Scanning of a beam

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  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は改良された半導体装置の製造方法に関
する。
〈発明の技術的背景とその問題点〉 従来、シリコン(Si)基板なる単結晶基板表面
を熱酸化してSiO2膜を形成し、さらにCVD法に
よりSi膜を被着する工程がICの分野で広く用いら
れている。然しながらSiO2膜上に被着したSi膜
は単結晶とはならず多結晶Si膜となる。多結晶Si
膜の抵抗値はかなり高く、従つてゲート電極或い
は配線材料としてこのような多結晶Si膜を用いた
半導体装置における動作速度を制限する大きな要
因となつていた。
〈発明の目的〉 本発明によればこの様な絶縁体膜上の非単結晶
半導体膜を単結晶化せしめ、より速い動作速度が
要求される半導体装置の製造方法を提供すること
が出来る。
〈発明の概要〉 単結晶基板に該基板の露出部と同一面を有しこ
の基板に埋設された絶縁体膜を設ける工程と、前
記絶縁体膜上および前記露出基板上に平坦な非単
結晶半導体膜を形成する工程と、前記非単結晶半
導体膜のうち選択された領域のみエネルギービー
ム照射により前記露出部から単結晶化し非選択領
域を非単結晶半導体膜のまま残す工程とを具備し
てなることを特徴とする。
〈発明の実施例〉 以下本発明の実施例を図面を参照して詳述す
る。
先ず単結晶基板なるSi基板1の主面に1000℃の
ウエツトO2中で熱酸化し絶縁体膜として8000Å
厚のSiO2膜2を成長させる(第1図a)。ここで
公知の耐熱酸化膜を用いたる選択酸化法によりSi
基板1の主面に酸化膜のない開孔部3を設けてい
る。これは耐熱酸化膜下に薄いバツフア酸化膜を
挟んで選択酸化を行ない、その後耐熱酸化膜、バ
ツフア酸化膜除去により開孔部3を形成出来る。
バツフア酸化膜を残した部分は薄いSiO2膜4と
して示した。このように選択酸化によるコプラナ
技術を用いることにより表面の平担化が為されて
いる。
次に全面に4000Å厚の多結晶Si膜5をCVD形
成し(第1図b)、さらに200KeVの加速電圧で
3×1016/cm2のSiイオンをイオン打込み6する
(第1図c)。このイオン打込みは多結晶Si膜5の
内部に欠陥を生じせしめ、その後のエネルギービ
ーム照射に際してエネルギー吸収を効果的に行な
わせるためのものである。
この状態でエネルギービーム例えばレーザー光
を照射7することにより多結晶Si膜5を開孔部3
からSiO2膜2上に亘り、開孔部を介して隣接す
るSi基板1を成長種として単結晶化せしめる。多
結晶Si膜5の領域5aそして領域5bという具合
に順次レーザー光を走査しながら照射して行くこ
とにより(第1図d,e)単結晶化された既照射
部分の結晶方位にならつて順次単結晶化され、遂
には全面の多結晶Si膜5を単結晶化することが出
来る。
Si基板1に隣接する多結晶シリコンへのレーザ
ー照射により、多結晶Siは極めて短時間で溶融、
再固化を行なうが、このとき開孔部3を介して隣
接するSi基板1を成長種としてエピタキシヤル成
長し、基板Siと同一の結晶方位を有する単結晶が
成長する。エネルギービーム照射に際しては、そ
のビーム径、エネルギー密度を設定することによ
り実質的に多結晶Si膜5にのみエネルギーを与
え、SiO2膜2及びその下に対しては熱的影響を
与えないようにすることも可能である。
第2図は全面にビーム照射が為され単結晶化が
行なわれたSi層を用いて第1のMISトランジスタ
のゲート電極8、配線9及びアクテイブ領域とし
て能動素子なる第2のMISトランジスタ10を形
成したものである。ここに11,12はソース、
13,14はドレイン、15,16は夫々第2の
トランジスタのゲート酸化膜及びゲート電極であ
る。
ゲート電極8、配線9は単結晶化により数Ω/
□以下の抵抗値となり多結晶シリコンを用いた場
合の1/10程度の値となつた。ゲート電極8、配線
9へはエネルギービーム照射前又は後適当な時期
にP,B,As等の不純物を導入し低抵抗化を図
る。
又、アクテイブ領域10は高速化が為され、又
島状に形成され、バルク素子に比べて所謂SOS構
造のトランジスタと同様な効果を享受することが
出来る。
又、予めエネルギービーム照射する半導体層を
パターニングしておくことによりエネルギー吸収
能が高まり単結晶化を促進することが出来る。
上記実施例に於いては基板、半導体膜材料とし
てSiを例としたが、その他GeやGaAsの様な材料
にも適用できることはもちろんである。またイオ
ン打込みも先述Siに限らず、Ge等の半導体元素、
Ar等の不活性元素、As,p,B等のN又はP導
電型を与える元素のイオンを用いてもよい。さら
に、エネルギービームとしてレーザービームを用
いているが、その他電子線、X線等の照射によつ
ても同様の効果をあげることが出来る。又、多結
晶シリコンの代わりに非晶質シリコン膜を用いて
も良い。
また、上記実施例では、多結晶シリコン層5全
面にエネルギービーム照射を行なつているが高抵
抗素子を製作する場合の様に、照射を選択的に行
ない所定領域を多結晶シリコンのまま残こすこと
も可能である。
また、本実施例では単結晶化の種として半導体
基板を用いているが、サフアイア、スピネルの様
な絶縁性基板を用いることも出来る。第3図に本
発明をこのSOSに応用した例を示す。
〈発明の効果〉 以上、説明したように本発明の方法は、トラン
ジスタ、ゲート電極、配線、高抵抗素子、容量素
子等に利用することが出来るが、例えばアクテイ
ブ領域10として示したようにフイールド領域上
に能動素子を設けるなど、又層を重ねてさらに絶
縁体層と単結晶層を幾重にも重ねることが出来、
従来横方向に広がつた面積に配置されていたデバ
イスを縦方向につみ重ねた構造に出来ることにな
りデバイスの集積度を極端に高めることが出来
る。
以上説明したように本発明は単結晶基板に該基
板の露出部と同一面を有しこの基板に埋設された
絶縁体膜を設ける工程と、前記絶縁体膜上および
前記露出基板上に平坦な非単結晶半導体膜を形成
する工程と、前記非単結晶半導体膜のうち選択さ
れた領域のみエネルギービーム照射により前記露
出部から単結晶化し非選択領域を非単結晶半導体
膜のまま残す工程とを具備してなる半導体装置の
製造方法であり本発明の主旨を逸脱しない限り
種々変更を加え得ることは勿論である。
【図面の簡単な説明】
第1図a〜eは本発明を説明する為の断面図、
第2図は本発明の実施例を説明する断面図、第3
図はサフアイア基板を用いた実施例を説明する断
面図である。 図に於いて、1……Si基板、2……SiO2膜、
3……開孔部、5……多結晶Si膜、7……エネル
ギービーム照射、8,16……ゲート電極、9…
…配線、10……第2のトランジスタ、11,1
2……ソース領域、13,14……ドレイン領
域、15……ゲートSiO2膜、20……単結晶サ
フアイア基板、21……エピタキシヤルSi層、2
2……SiO2膜、23……開孔部、24……単結
晶化されたSi膜。

Claims (1)

  1. 【特許請求の範囲】 1 単結晶基板に該基板の露出部と同一面を有し
    この基板に埋設された絶縁体膜を設ける工程と、
    前記絶縁体膜上および前記露出基板上に平坦な非
    単結晶半導体膜を形成する工程と、前記非単結晶
    半導体膜のうち選択された領域のみエネルギービ
    ーム照射により前記露出部から単結晶化し非選択
    領域を非単結晶半導体膜のまま残す工程とを具備
    してなることを特徴とする半導体装置の製造方
    法。 2 前記非単結晶半導体膜のまま残された非選択
    領域を高抵抗素子として用いることを特徴とする
    特許請求の範囲第1項記載の半導体装置の製造方
    法。
JP57087879A 1982-05-26 1982-05-26 半導体装置の製造方法 Granted JPS5825222A (ja)

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JPS6336515A (ja) * 1986-07-30 1988-02-17 Sony Corp 半導体単結晶薄膜の製造方法
JPS6445975A (en) * 1987-08-12 1989-02-20 Nippon Kokan Kk Cavitation detecting device for pump

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