JPH0467336B2 - - Google Patents

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JPH0467336B2
JPH0467336B2 JP55084885A JP8488580A JPH0467336B2 JP H0467336 B2 JPH0467336 B2 JP H0467336B2 JP 55084885 A JP55084885 A JP 55084885A JP 8488580 A JP8488580 A JP 8488580A JP H0467336 B2 JPH0467336 B2 JP H0467336B2
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JP
Japan
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crystal semiconductor
single crystal
semiconductor layer
insulating film
conductivity type
Prior art date
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Application number
JP55084885A
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English (en)
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JPS5710267A (en
Inventor
Junji Sakurai
Atsuo Iida
Kunihiko Wada
Motoo Nakano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to JP8488580A priority Critical patent/JPS5710267A/ja
Publication of JPS5710267A publication Critical patent/JPS5710267A/ja
Publication of JPH0467336B2 publication Critical patent/JPH0467336B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H10D30/6759—Silicon-on-sapphire [SOS] substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】 本発明は、多結晶シリコン或いは非晶質シリコ
ンをレーザ線或いは粒子線でアニールして単結晶
シリコンとなし、そこに素子を形成する構成の半
導体装置を製造する方法に関する。
近年、絶縁物の上に形成された多結晶シリコン
或いは非晶質シリコンをレーザ線或いは粒子線で
アニールすることに依り単結晶化し、そこに素子
を形成してSOS（Silicon On Sapphire）形式の
半導体装置と類似の半導体装置を製造することが
できるようになつた。
しかしながら、レーザ線等で多結晶シリコン等
を広範囲に単結晶化することは容易ではない。従
つて、現段階では、その技術に対応した新しい構
造の半導体装置を製造する方法が考えられなけれ
ばならない。
本発明は、多結晶シリコン或いは非晶質シリコ
ンにレーザ・ビーム等を照射し、広範囲に亘つて
容易に単結晶化できる構造の半導体装置を製造す
る方法を提供するものであり、以下これを詳細に
説明する。
第１図乃至第３図は本発明一実施例を説明する
為の工程要所における半導体装置の要部側断面説
明図であり、次に、これ等の図を参照しつつ記述
する。
第１図参照 (1) n+型シリコン半導体基板１に例えば窒化シ
リコン膜をマスクとする選択的熱酸化法を適用
して二酸化シリコン膜２を形成する。この二酸
化シリコン膜２は通常の半導体装置とは逆に活
性領域の大部分が位置すべき部分に在る。従つ
て、基板１の表面が露出している部分は殆んど
フイールド領域となる。
第２図参照 (2) 化学気相成長法を適用し、多結晶シリコン膜
３を厚さ例えば0.4〔μm〕程度に形成する。
(3) レーザ・ビームを照射して、多結晶シリコン
膜３の溶融及び再結晶化を行ない、ｐ型単結晶
シリコン層に変換する。この単結晶化は、二酸
化シリコン膜２の開口に露出されている単結晶
シリコン半導体基板１の表面一部を核として行
なわれるので安定且つ確実に行なわれる。
(4) 例えば窒化シリコン膜をマスクとする選択的
熱酸化法を適用し、フイールド酸化膜４を形成
する。このフイールド酸化膜４はそのエツジが
二酸化シリコン膜２のエツジと衝合している。
(5) 例えばイオン注入法にて硼素イオンの導入を
行なう。
第３図参照 (6) 熱酸化法を適用して薄い酸化膜を形成し、そ
の上に、化学気相成長法を適用して多結晶シリ
コン膜を形成する。
(7) フオト・リソグラフイ技術にて前記多結晶シ
リコン膜及び薄い酸化膜のパターニングを行な
い、シリコン・ゲート電極６及びゲート酸化膜
５とする。
(8) イオン注入法を適用して例えば燐イオンの注
入を行ない、n+型ドレイン領域７及びn+型ソ
ース領域８を形成する。ソース領域８は共通に
基板１とコンタクトしている。
(9) この後、通常の技法にて、絶縁膜の形成、電
極コンタクト窓の形成、電極の形成などを行な
つて完成させる。
以上の説明で判るように、本発明に依れば、単
結晶半導体基板の表面に選択的に酸化膜が形成さ
れ、その間から基板の一部が露出された構造を形
成できるようにしている。従つて、その上に多結
晶シリコン層或いは非晶質シリコン層を形成し、
前記酸化膜の間に露出されている単結晶半導体基
板の一部表面を核としてレーザ・アニール或いは
粒子線アニールを行なつて前記多結晶シリコン層
などの単結晶化をすることができる。核となる単
結晶半導体基板はフイールドとなる部分を露出さ
せて利用するものであるから、半導体ウエハに多
数存在した状態に在り、通常レーザ・アニール或
いは粒子線アニールによつて一つの核から単結晶
化される領域が１〜２素子分の領域になつてしま
うにもかかわらずそのアニール範囲は核から然程
離れることはないので良好な単結晶化が行なわれ
るものである。そして、完成された装置は、素子
領域下方が酸化膜で覆われた構造になつている
為、SOS形式の半導体装置と同様の機能を有する
ものであり、また、基板側から素子領域に電圧・
電流を供給することが可能である。
【図面の簡単な説明】
第１図乃至第３図は本発明一実施例の工程を説
明する為の工程要所に半導体装置の要部側断面説
明図である。 図に於いて、１は基板、２は二酸化シリコン
膜、３は多結晶シリコン層、４は酸化膜、５はゲ
ート酸化膜、６はゲート電極、７はドレイン領
域、８はソース領域である。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型の単結晶半導体基板表面に選択的に
    点在して絶縁膜を形成する工程と、 次いで、前記絶縁膜表面を含む全面に非単結晶
    半導体層を形成する工程と、 次いで、前記非単結晶半導体層にビームを照射
    して前記一導電型単結晶半導体基板を核とする単
    結晶化を行つて前記非単結晶半導体層を単結晶半
    導体層に変換する工程と、 次いで、前記単結晶半導体層に選択的熱酸化法
    を適用して前記絶縁膜の周辺に接すると共に所要
    の活性領域を定めるフイールド酸化膜を形成する
    工程と、 次いで、前記絶縁膜上に在る前記単結晶半導体
    層の部分にゲート絶縁膜を介するゲート電極を形
    成する工程と、 次いで、前記絶縁膜上にあつて且つ前記フイー
    ルド酸化膜で画定されている前記単結晶半導体層
    の部分に一導電型ドレイン領域を、そして、一部
    が前記絶縁膜上にあつて且つ他部は前記一導電型
    単結晶半導体基板と一体化している前記単結晶半
    導体層の部分に共通の一導電型ソース領域をそれ
    ぞれ形成する工程と が含まれてなることを特徴とする半導体装置の製
    造方法。
JP8488580A 1980-06-23 1980-06-23 Semiconductor device Granted JPS5710267A (en)

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JPS5710267A (en) 1982-01-19

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