JPS643224Y2

JPS643224Y2 -

Info

Publication number: JPS643224Y2
Application number: JP18820382U
Authority: JP
Priority date: 1982-12-13
Filing date: 1982-12-13
Publication date: 1989-01-27
Also published as: JPS5991031U

Description

【考案の詳細な説明】「産業上の利用分野」この考案は、ビデオ信号、オーデイオ信号等の
記録、再生装置に用いられるエンフアシス回路に
関する。[Detailed Description of the Invention] "Industrial Application Field" This invention relates to an emphasis circuit used in recording and reproducing devices for video signals, audio signals, etc.

「背景技術とその問題点」従来のエンフアシス回路では、再生時に、記録
系の時定数回路を高利得増幅器の帰還ループにい
れる方式が一般的であつたが、ビデオ信号等の高
周波信号の場合には、安定性が悪く、実用上の問
題があつた。このため、記録系と再生系とで独立
にプリエンフアシス回路及びデイエンフアシス回
路を設けていた。そのため、時定数素子、非線形
インピーダンス素子が２倍必要となるため、素子
数、部品点数の点で問題があつた。"Background technology and its problems" In conventional emphasis circuits, the time constant circuit of the recording system is generally placed in the feedback loop of a high gain amplifier during playback, but in the case of high frequency signals such as video signals, had poor stability and problems in practical use. For this reason, a pre-emphasis circuit and a de-emphasis circuit have been provided independently for the recording system and the reproduction system. Therefore, twice as many time constant elements and nonlinear impedance elements are required, which poses a problem in terms of the number of elements and parts.

第１図は、従来のVTRの搬送色信号の記録系
に用いられる非線形プリエンフアシス回路を示す
ものである。第１図において、１は記録信号の入
力端子を示し、２は記録信号の出力端子を示し、
３は入力端子１とそのベースに接続されると共
に、出力端子２とそのコレクタが接続されたエミ
ツタ接地形のNPNトランジスタを示し、４は電
源端子を示す。トランジスタ３は、エミツタ抵抗
R₁を介して接地され、そのコレクタが抵抗値R₂
及びR₃を介して電源端子４と接続される。 FIG. 1 shows a nonlinear pre-emphasis circuit used in a recording system for a carrier color signal of a conventional VTR. In FIG. 1, 1 indicates the input terminal of the recording signal, 2 indicates the output terminal of the recording signal,
Reference numeral 3 indicates a grounded emitter NPN transistor connected to the input terminal 1 and its base, and whose collector is connected to the output terminal 2, and 4 indicates a power supply terminal. Transistor 3 is an emitter resistor
grounded through R ₁ , whose collector has a resistance value R ₂
and is connected to the power supply terminal 4 via _R3 .

この抵抗R₃と並列に、コンデンサ５及びコイ
ル６からなる直列共振回路と非線形インピーダン
ス素子Ｚが接続される。この直列共振回路の共振
周波数は、サブキヤリア周波数₀と一致してい
る。非線形インピーダンス素子Ｚは、入力信号の
レベルが小さいほどインピーダンスが大きくなる
ものである。入力信号が小レベルの場合には、第
２図に示すような搬送色信号のサイドバンド成分
に対するプリエンフアシス特性が得られる。 A series resonant circuit consisting of a capacitor 5 and a coil 6 and a nonlinear impedance element Z are connected in parallel with this resistor R ₃ . The resonant frequency of this series resonant circuit matches the subcarrier frequency ₀ . The impedance of the nonlinear impedance element Z increases as the level of the input signal decreases. When the input signal is at a small level, a pre-emphasis characteristic for the sideband components of the carrier color signal as shown in FIG. 2 is obtained.

つまり、抵抗R₃とコンデンサ５とコイル６と
で構成される時定数回路の出力と、トランジスタ
３及び抵抗R₁，R₂により線形に増幅された成分
とが加算されることになる。したがつて、サブキ
ヤリア周波数₀におけるゲインがR₂／R₁となり、エンフアシスゲインがR₂＋R₃／R₂となる。また、入力信号が大レベルの場合には、非線形インピーダン
ス素子Ｚのインピーダンスが小さくなり、エンフ
アシスゲインが制限される。このように、入力信
号のレベルに応答してエンフアシスゲインが自動
的に可変されて非線形プリエンフアシス特性が得
られる。 In other words, the output of the time constant circuit composed of the resistor R ₃ , the capacitor 5 and the coil 6 and the component linearly amplified by the transistor 3 and the resistors R ₁ and R ₂ are added. Therefore, the gain at subcarrier frequency ₀ is R ₂ /R ₁ and the emphasis gain is R ₂ +R ₃ /R ₂ . Furthermore, when the input signal is at a high level, the impedance of the nonlinear impedance element Z becomes small, and the emphasis gain is limited. In this way, the emphasis gain is automatically varied in response to the level of the input signal, and a nonlinear pre-emphasis characteristic is obtained.

再生時には、第３図に示すように、高ゲインの
増幅回路７の負帰還ループ中に共振及び非線形回
路８を挿入する非線形デイエンフアシス回路が用
いられる。増幅回路７のゲインをG₁、共振及び
非線形回路８の第２図に示す特性を生じさせる伝
達関数をF₁（Ｓ）とすると、入出力特性はｂ／ａ＝１／F₁（Ｓ）＋１／G₁≒１／F₁（Ｓ）となる。しかし、この第３図の構成は、増幅回路
７の位相特性により、発振しやすく、安定性が悪
いので、第４図に示す非線形デイエンフアシス回
路が用いられている。つまり、共振及び非線形回
路８として、抵抗R₃、コンデンサ５、コイル６
及び非線形インピーダンス素子Ｚを用いたもので
ある。トランジスタ１１のエミツタ及び接地間に
この回路８が挿入され、トランジスタ１１のコレ
クタが抵抗R₁を介して電源端子４に接続され、
トランジスタ１１のベース及びコレクタが夫々再
生信号の入力端子９及び再生信号の出力端子１０
として導出される。 During reproduction, as shown in FIG. 3, a nonlinear de-emphasis circuit is used in which a resonant and nonlinear circuit 8 is inserted into the negative feedback loop of the high gain amplifier circuit 7. Assuming that the gain of the amplifier circuit 7 is G ₁ and the transfer function that produces the characteristics shown in FIG. 2 of the resonant and nonlinear circuit 8 is F ₁ (S), the input/output characteristics are b/a=1/F ₁ (S). +1/G ₁ ≒ 1/F ₁ (S). However, the configuration shown in FIG. 3 is prone to oscillation and has poor stability due to the phase characteristics of the amplifier circuit 7, so a nonlinear de-emphasis circuit shown in FIG. 4 is used. In other words, the resonant and nonlinear circuit 8 includes a resistor R ₃ , a capacitor 5, and a coil 6.
and a nonlinear impedance element Z. This circuit 8 is inserted between the emitter of the transistor 11 and ground, and the collector of the transistor 11 is connected to the power supply terminal 4 via the resistor _R1 .
The base and collector of the transistor 11 serve as a reproduction signal input terminal 9 and a reproduction signal output terminal 10, respectively.
It is derived as

上述の説明から理解されるように、従来のエン
フアシス回路は、プリエンフアシス回路及びデイ
エンフアシス回路が独立の構成とされているため
に、時定数素子、非線形インピーダンス素子が２
倍必要となり、必要とする部品点数が多くなる欠
点があつた。 As can be understood from the above explanation, in the conventional emphasis circuit, the pre-emphasis circuit and the de-emphasis circuit have independent configurations, so the time constant element and the nonlinear impedance element are divided into two.
This has the drawback of increasing the number of parts required.

「考案の目的」この考案は、プリエンフアシス及びデイエンフ
アシスとで、時定数素子、非線形インピーダンス
素子を共用化し、少ない素子数のエンフアシス回
路の提供を目的とするものである。"Purpose of the invention" This invention aims to provide an emphasis circuit with a small number of elements by sharing a time constant element and a nonlinear impedance element for pre-emphasis and de-emphasis.

「考案の概要」この考案は、相補的な特性を有する２個のトラ
ンジスタの一方のトランジスタのコレクタと他方
のトランジスタのエミツタとが結合され、この結
合点に時定数素子が接続され、一方のトランジス
タがプリエンフアシス回路として動作する場合
は、該トランジスタのベースに入力が供給され、
コレクタから出力が取出され、他方のトランジス
タがカツトオフするように該トランジスタのベー
スに所定の電圧が印加されると共に、他方のトラ
ンジスタがデイエンフアシス回路として動作する
場合は、該トランジスタのベースに入力が供給さ
れ、コレクタから出力が取出され、一方のトラン
ジスタがカツトオフするように該トランジスタの
ベースに所定の電圧が印加されるものである。"Summary of the invention" This invention consists of two transistors having complementary characteristics, the collector of one transistor is coupled to the emitter of the other transistor, a time constant element is connected to this coupling point, and one transistor When the transistor operates as a pre-emphasis circuit, an input is supplied to the base of the transistor,
An output is taken out from the collector, a predetermined voltage is applied to the base of the other transistor so as to cut it off, and when the other transistor operates as a de-emphasis circuit, an input is supplied to the base of the transistor. , an output is taken out from the collector, and a predetermined voltage is applied to the base of one of the transistors so that the transistor is cut off.

「実施例」この考案をVTRの記録系及び再生系に設けら
れるクロマエンフアシスに対して適用した一実施
例について第５図を参照して説明する。``Embodiment'' An embodiment in which this invention is applied to a chroma emphasis system provided in a recording system and a reproduction system of a VTR will be described with reference to FIG.

第５図において、１２はNPNトランジスタを
示し、１３はこのトランジスタと相補的な特性を
有するPNPトランジスタを示す。トランジスタ
１２のベースがスイツチ回路S₁の端子１４と接続
される。このスイツチ回路S₁の記録側端子１５が
記録信号の入力端子１に接続さ、その再生側端子
１６が接地される。このトランジスタ１２のエミ
ツタが抵抗R₄を介して接地され、そのコレクタ
が記録信号の出力端子２として導出されると共
に、共振及び非線形回路８を介して電源端子４に
接続される。 In FIG. 5, 12 indicates an NPN transistor, and 13 indicates a PNP transistor having characteristics complementary to this transistor. The base of transistor 12 is connected to terminal 14 of switch circuit _S1 . The recording side terminal 15 of this switch circuit _S1 is connected to the recording signal input terminal 1, and the reproduction side terminal 16 thereof is grounded. The emitter of this transistor 12 is grounded via a resistor R ₄ , and its collector is led out as an output terminal 2 for recording signals and is also connected to a power supply terminal 4 via a resonant and nonlinear circuit 8 .

また、トランジスタ１２のコレクタとトランジ
スタ１３のエミツタとが接続され、トランジスタ
１３のコレクタが抵抗R₅を介して接地されると
共に、再生信号の出力端子１０として導出され
る。このトランジスタ１３のベースがスイツチ回
路S₂の端子１７に接続される。このスイツチ回路
S₂の記録側端子１８が電源端子４に接続され、そ
の再生側端子１９が再生信号の入力端子９と接続
される。 Further, the collector of the transistor 12 and the emitter of the transistor 13 are connected, and the collector of the transistor 13 is grounded via a resistor R ₅ and is led out as the output terminal 10 of the reproduced signal. The base of this transistor 13 is connected to the terminal 17 of the switch circuit _S2 . This switch circuit
The recording side terminal 18 of _S2 is connected to the power supply terminal 4, and the reproduction side terminal 19 thereof is connected to the input terminal 9 of the reproduction signal.

上述のこの考案の一実施例において、記録動作
時には、図示のように、スイツチ回路S₁の端子１
４及び記録側端子１５が接続され、スイツチ回路
S₂の端子１７及び記録側端子１８が接続される。
したがつて、トランジスタ１２が能動状態とな
り、トランジスタ１３がカツトオフする。入力端
子１及び出力端子２間に記録信号に対するプリエ
ンフアシス回路が構成される。この記録時のゲイ
ンＧは、共振及び非線形回路８の合成インピーダ
ンスをZ_aとすると、（Ｇ＝Z_a＋R₂／R₄）となる。 In one embodiment of the invention described above, during the recording operation, the terminal ₁ of the switch circuit S1 is connected as shown in the figure.
4 and the recording side terminal 15 are connected, and the switch circuit
The terminal 17 of _S2 and the recording side terminal 18 are connected.
Therefore, transistor 12 becomes active and transistor 13 is cut off. A pre-emphasis circuit for recording signals is constructed between input terminal 1 and output terminal 2. The gain G during this recording is (G=Z _a +R ₂ /R ₄ ), where Z _a is the combined impedance of the resonant and nonlinear circuit 8.

したがつて、このゲインの最小値G_nioは、記録
信号のレベルが大きく、非線形インピーダンス素
子Ｚの値が０となり、（R₂／R₄）となる。また、ゲインの最大値G_naxは、記録信号のレベルが小さ
く、非線形インピーダンス素子Ｚの値が∞とな
り、また、共振回路のインピーダンスも∞となる
ので、（R₂＋R₃／R₄）となる。したがつて、エンフアシスゲイン（G_nax／G_nio＝R₂＋R₃／R₂）となる。 Therefore, the minimum value G _nio of this gain is such that the level of the recording signal is large and the value of the nonlinear impedance element Z is 0, which is (R ₂ /R ₄ ). Also, the maximum value G _nax of the gain is (R ₂ + R ₃ / R ₄ ) because the recording signal level is small, the value of the nonlinear impedance element Z is ∞, and the impedance of the resonant circuit is also ∞. . Therefore, the emphasis gain (G _nax /G _nio = R ₂ + R ₃ /R ₂ ).

また、再生時には、スイツチ回路S₁及びS₂の
夫々の端子１４及び１７が再生側端子１６及び１
９に接続される。したがつて、トランジスタ１２
がカツトオフし、トランジスタ１３が能動状態と
なり、入力端子９及び出力端子１０間に再生信号
に対するデイエンフアシス回路が構成される。こ
の時のゲインは、（R₅／Z_a）で表わされる。（R₄＝ R₅）とすることで、記録時のプリエンフアシス
特性と逆デイエンフアシス特性が得られる。 Also, during playback, the terminals 14 and 17 of the switch circuits S ₁ and S ₂ are connected to the playback side terminals 16 and 1, respectively.
Connected to 9. Therefore, transistor 12
is cut off, the transistor 13 becomes active, and a de-emphasis circuit for the reproduced signal is formed between the input terminal 9 and the output terminal 10. The gain at this time is expressed as (R ₅ /Z _a ). By setting (R ₄ = R ₅ ), pre-emphasis characteristics and reverse de-emphasis characteristics during recording can be obtained.

また、第６図は、この考案の他の実施例の構成
を示す。この例では、NPNトランジスタ１２の
エミツタ及び接地間に共振及び非線形回路８を接
続し、このトランジスタ１２及びPNPトランジ
スタ１３のコレクタを互いに接続している。そし
て、トランジスタ１２のベースにスイツチ回路S₂
が接続され、トランジスタ１３のベースにスイツ
チ回路S₁が接続される。このトランジスタ１２が
デイエンフアシス回路を構成し、トランジスタ１
３がエンフアシス回路を構成する。 Moreover, FIG. 6 shows the structure of another embodiment of this invention. In this example, a resonant and nonlinear circuit 8 is connected between the emitter of the NPN transistor 12 and the ground, and the collectors of the transistor 12 and the PNP transistor 13 are connected to each other. Then, a switch circuit S ₂ is connected to the base of the transistor 12.
is connected to the base of the transistor 13, and a switch circuit _S1 is connected to the base of the transistor 13. This transistor 12 constitutes a de-emphasis circuit, and the transistor 1
3 constitutes an emphasis circuit.

更に、非線形インピーダンス素子Ｚが入力信号
のレベルに応じて変化することによつて非線形プ
リエンフアシス及び非線形デイエンフアシスの動
作がなされる。プリエンフアシスの場合には、入
力信号のレベルが大きいときには、非線形インピ
ーダンス素子Ｚの値が略々０となり、ゲインが小
さくなり、入力信号のレベルが小さいときには、
非線形インピーダンス素子Ｚの値がきわめて大き
くなり、ゲインが大きくなり、ダイナミツクレン
ジの圧縮がなされる。デイエンフアシスの場合に
は、上述と逆にダイナミツクレンジの伸長がなさ
れる。 Furthermore, nonlinear pre-emphasis and non-linear de-emphasis are performed by changing the non-linear impedance element Z according to the level of the input signal. In the case of pre-emphasis, when the level of the input signal is high, the value of the nonlinear impedance element Z becomes approximately 0, and the gain becomes small, and when the level of the input signal is low,
The value of the nonlinear impedance element Z becomes extremely large, the gain becomes large, and the dynamic range is compressed. In the case of de-emphasis, the dynamic range is extended in the opposite way to the above.

第７図Ａに示す非線形インピーダンス素子Ｚと
しては、第７図Ｂに示すように、高コンダクタン
スのシヨツトキーダイオード２０，２１を逆方向
で並列接続した構成のものを用いることができ
る。このダイオード２０，２１の並列接続によつ
て、大振幅の信号が抑圧される。 As the nonlinear impedance element Z shown in FIG. 7A, a structure in which high conductance Schottky diodes 20 and 21 are connected in parallel in opposite directions can be used, as shown in FIG. 7B. This parallel connection of diodes 20 and 21 suppresses large amplitude signals.

シヨツトキーダイオード２０，２１の場合で
も、順方向電圧降下が0.3V程度あるので、より
低電圧動作を可能とするためには、第８図に示す
構成の非線形インピーダンス素子Ｚが用いられ
る。第８図Ａに示すように、電源端子４にその一
端が接続され、その他端が端子２２とされた非線
形インピーダンス素子Ｚは、第８図Ｂに示す回路
構成で実現される。 Even in the case of the Schottky diodes 20 and 21, the forward voltage drop is about 0.3V, so in order to enable lower voltage operation, a nonlinear impedance element Z having the configuration shown in FIG. 8 is used. As shown in FIG. 8A, the nonlinear impedance element Z having one end connected to the power supply terminal 4 and the other end connected to the terminal 22 is realized by the circuit configuration shown in FIG. 8B.

端子２２は、コンデンサ２３を介してトランジ
スタ２４のベースに接続され、トランジスタ２４
のエミツタが抵抗R₆を介して接地され、そのコ
レクタが抵抗R₇を介して電源端子４に接続され
ると共に、トランジスタ２５のベースに接続され
る。このトランジスタ２５のコレクタが電源端子
４に接続され、そのエミツタが抵抗R₈を介して
接地される。このトランジスタ２５のエミツタと
トランジスタ２４のベースとの間に、逆方向に接
続されたダイオード２６，２７とコイル２８との
並列回路が挿入される。 Terminal 22 is connected to the base of transistor 24 via capacitor 23, and
Its emitter is grounded via a resistor R ₆ , and its collector is connected to the power supply terminal 4 via a resistor R ₇ and to the base of the transistor 25 . The collector of this transistor 25 is connected to the power supply terminal 4, and its emitter is grounded via a resistor _R8 . A parallel circuit including diodes 26 and 27 and a coil 28 connected in opposite directions is inserted between the emitter of the transistor 25 and the base of the transistor 24.

この第８図Ｂに示す構成において、直流的に
は、トランジスタ２４のエミツタ電流をI_Eとし、
トランジスタ２４，２５のベース・エミツタ間電
圧降下をV_BEとし、トランジスタ２４のコレクタ
電位をV_Cとし、電源端子４に加わる電源電圧を
V_ccとすると、次式の関係が成立する。 In the configuration shown in FIG. 8B, in terms of direct current, the emitter current of the transistor 24 is _IE ,
The voltage drop between the base and emitter of transistors 24 and 25 is V _BE , the collector potential of transistor 24 is V _C , and the power supply voltage applied to power supply terminal 4 is
When V _cc is used, the following relationship holds true.

I_E＝V₁−V_BE／R₆ V_C＝V_cc−I_E・R₇ したがつて、トランジスタ２５のエミツタ電位
は V_cc（V₁−V_BE）×R₇／R₆−V_BE となり、このエミツタ電位がコイル２８を介して
トランジスタ２４のベース電位V₁となる。つま
りトランジスタ２４のベースは V₁＝V_cc＋V_BE（R₇／R₆−１）／１＋R₇／R₆ なる直流電位にバイアスされる。 I _E = V ₁ - V _BE /R ₆ V _C = V _cc - I _E・R ₇ Therefore, the emitter potential of transistor 25 is V _cc (V ₁ - V _BE ) x R ₇ /R ₆ - V _BE This emitter potential becomes the base potential V ₁ of the transistor 24 via the coil 28. In other words, the base of the transistor 24 is biased to a DC potential of V ₁ =V _cc +V _BE (R ₇ /R ₆ -1)/1+R ₇ /R ₆ .

また、交流ゲインは、（R₇／R₆）で表わされ、トランジスタ２５とダイオード２６，２７を帰還さ
れているため、トランジスタ２４のベースの交流
振幅は、このベースの交流成分をei、ダイオード
２６，２７の順方向電圧降下をV_BE′とすると｜ei＋R₇／R₆ei｜＜V_BE′ に制限される。例えば（R₇／R₆＝３）（V_BE′＝0.3V）とすると、トランジスタ２４のベースにおいて
は、ピークツウピーク値が0.15Vに制限された信
号を得ることができ、第７図に示す構成と比べ
て、より低い電源電圧で動作する非線形インピー
ダンス素子Ｚを実現することができる。 Furthermore, the AC gain is expressed as (R ₇ /R ₆ ), and since the transistor 25 and the diodes 26 and 27 are fed back, the AC amplitude at the base of the transistor 24 is calculated using the AC component of this base as ei, and the diode If the forward voltage drop of 26 and 27 is V _BE ', it is limited to |ei+R ₇ /R ₆ ei|<V _BE '. For example, if (R ₇ /R ₆ = 3) (V _BE ′ = 0.3V), a signal whose peak-to-peak value is limited to 0.15V can be obtained at the base of the transistor 24, and as shown in FIG. Compared to the configuration shown, it is possible to realize a nonlinear impedance element Z that operates with a lower power supply voltage.

「応用例」この考案は、非線形インピーダンス素子Ｚが接
続されていないリニアエンフアシス回路に対して
も適用することができる。また、この考案は、電
界効果形トランジスタを用いても構成することが
できる。"Application Example" This invention can also be applied to a linear emphasis circuit to which the nonlinear impedance element Z is not connected. Further, this invention can also be constructed using field effect transistors.

「考案の効果」この考案に依れば、プリエンフアシス動作とデ
イエンフアシス動作とで所定の周波数特性を得る
ための時定数素子を共用することができ、回路素
子数の減少を図ることができる。また、この考案
は、高利得増幅器の負帰還ループにプリエンフア
シスにも用いられる時定数素子を挿入してデイエ
ンフアシス回路を構成するのと異なり、発振のお
それがない安定性の良い回路であり、ビデオ帯域
の信号処理に適用して有用なものである。"Effects of the Invention" According to this invention, the time constant element for obtaining predetermined frequency characteristics can be shared between the pre-emphasis operation and the de-emphasis operation, and the number of circuit elements can be reduced. In addition, unlike the de-emphasis circuit, which is constructed by inserting a time constant element, which is also used for pre-emphasis, into the negative feedback loop of a high-gain amplifier, this device is a highly stable circuit with no risk of oscillation. This is useful when applied to signal processing.

[Brief explanation of the drawing]

第１図及び第２図は従来のプリエンフアシス回
路の接続図及びその特性を示すグラフ、第３図及
び第４図は従来のデイエンフアシス回路の一例の
ブロツク図及びその他の例の接続図、第５図はこ
の考案の一実施例の接続図、第６図はこの考案の
他の実施例の接続図、第７図及び第８図はこの考
案に使用できる非線形インピーダンス素子の一例
及び他の例の接続図である。１……記録信号の入力端子、２……記録信号の
出力端子、４……電源端子、８……共振及び非線
形回路、９……再生信号の入力端子、１０……再
生信号の出力端子、１２……NPNトランジスタ、
１３……PNPトランジスタ。 1 and 2 are connection diagrams of a conventional pre-emphasis circuit and graphs showing its characteristics. FIGS. 3 and 4 are block diagrams of an example of a conventional de-emphasis circuit and connection diagrams of other examples. is a connection diagram of one embodiment of this invention, FIG. 6 is a connection diagram of another embodiment of this invention, and FIGS. 7 and 8 are an example of a nonlinear impedance element that can be used in this invention and connections of other examples. It is a diagram. 1... Recording signal input terminal, 2... Recording signal output terminal, 4... Power supply terminal, 8... Resonant and nonlinear circuit, 9... Reproduction signal input terminal, 10... Playback signal output terminal, 12...NPN transistor,
13...PNP transistor.

Claims

[Scope of utility model registration request]

When two transistors having complementary characteristics are coupled, the collector of one transistor and the emitter of the other transistor are coupled, a time constant element is connected to this coupling point, and one of the transistors operates as a pre-emphasis circuit. , an input is supplied to the base of the transistor, an output is taken out from the collector, a predetermined voltage is applied to the base of the transistor so that the other transistor is cut off, and the other transistor operates as a de-emphasis circuit. In this case, an input is supplied to the base of the transistor, an output is taken out from the collector, and a predetermined voltage is applied to the base of the transistor so as to cut off one of the transistors.