JPS643361B2 - - Google Patents

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JPS643361B2
JPS643361B2 JP56110973A JP11097381A JPS643361B2 JP S643361 B2 JPS643361 B2 JP S643361B2 JP 56110973 A JP56110973 A JP 56110973A JP 11097381 A JP11097381 A JP 11097381A JP S643361 B2 JPS643361 B2 JP S643361B2
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drain
gate
current
voltage
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JP56110973A
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Inventor
Eru Reeuin Ranii
Eichi Ruukasu Chaaruzu
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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Publication date
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Publication of JPS5752205A publication Critical patent/JPS5752205A/ja
Publication of JPS643361B2 publication Critical patent/JPS643361B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
    • H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
    • H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/354—Astable circuits
    • H03K3/3545—Stabilisation of output, e.g. using crystal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L3/00—Starting of generators

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  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Description

【発明の詳細な説明】
この発明は半導体基板上に形成された電子時計
回路に係り、特にこの電子時計回路に有用なピア
ース発振器に関する。 電子時計にとつて有用なマイクロエレクトロニ
クス回路は普通はMOS装置として単一の半導体
基板上に形成される。前記回路は小形バツテリに
よつて駆動され、前記バツテリと前記基板との両
者は電子時計内に組み込まれ、時計表示の制御を
行う。前記時計回路は代表的な例として文献
“RCA COS／MOS集積回路マニユアル”（RCA
Solid state Division，Summerville，New
Jersey，1971の第138頁〜第148頁）に開示されて
いるタイプの水晶発振器を備えている。典型的な
水晶発振器のCMOS回路は水晶のような受動形
の共振器を有している。この水晶共振器はＰ−チ
ヤネルMOS−FETとＮ−チヤネルMOSFETよ
り成るインバータアンプリフアイアと入力端と出
力端とを接続して取り出された二つの端子を有し
ている。前記二つのMOS FETは夫夫のドレイ
ン同志を接続して水晶共振器の一端子に接続し、
ゲート同志を接続して水晶共振器の他の端子に接
続される。 上述したRCAの文献に記載されているように、
水晶発振器は、もし発振器ループゲインが水晶の
単体のゲインよりも大きくないと機能しない。先
行技術としてのこのタイプの発振器が有する不工
合は、信頼性の高い動作を行うためには単体より
も充分大きなループゲインが必要であるという観
点からして、前記発振器は１又は２マイクロアン
プの単位の僅かな電流量を費すに過ぎないという
ことである。時計回路に組み込まれる小形バツテ
リは容量が制限されているので、発振器の公称電
流値は設計上重要な要素であり、最小の値に限定
されているはずである。より小さい電流量の先行
技術である上述した回路を改良したこの発明の水
晶発振器は、そのゲートとドレイン間を接続した
二端子水晶共振器を有するＮ−チヤネルFETを
含んでいる。この水晶発振器に流れる電流は前記
Ｎ−チヤネルFETのドレインと電源との間に接
続されたＰ−チヤネルFETによつて最小となる
よう制限される。バイアス制御回路は、前記Ｎ−
チヤネルとＰ−チヤネルとの両FETを介してソ
ース−ドレイン間に流れる電流を最小にするた
め、即ち水晶発振器によつて消費される公称電流
の値を減するために、前記Ｐ−チヤネルFETの
ゲート電圧を調整する。しかしながらこのバイア
ス制御回路からの出力は時計回路に含まれる。他
の素子を駆動するには弱すぎる。それ故、時計回
路が充分に機能するように前記発振器出力を昇圧
するため、他の増幅段が設けられる。この他の増
幅段は不幸にしてより多くの電流を消費する。又
前記Ｎ−チヤネルFETのみが水晶共振器を発振
させ、前記Ｐ−チヤネルFETは単に調整された
電流源として機能するに過ぎない。それ故、発振
器の所定のゲインの値としてこの改良された水晶
発振器回路は、先行技術として前述した水晶発振
器よりも、前記Ｎ−チヤネルFETを介して少な
くとも略1.6倍のより大きい電流を必要とする。
それにも拘らず、前記増幅段を設けたことによ
り、要求されるゲインの値は、より小さくてよ
く、電流の値を調整することによつて、この改良
された水晶発振器は、前述した先行技術の水晶発
振器よりも消費される電流は小さい。この改良さ
れた水晶発振器回路に対して制限されることと言
えば、発振器段の電流消費が減少するにつれて、
付加された増幅段の電流は消費されるということ
である。加えて、唯一つのFETが水晶発振器を
発振させるので、その結果、この一つのFETに
対し、Ｎ−チヤネルとＰ−チヤネルの両
MOSFETを使用するコンプリメンタリ発振器段
と比較して、所定の値の発振器ゲインを得るため
に、より大きい電流を流すことを要求している。
このように、時計回路に有用な水晶発振器の電流
消費を有意義に減少させることは、この分野では
不可能と考えられていた。 上記先行技術の発振器回路に対する制限は、こ
の発明によつて克服される。この発明の小電流ピ
アース発振器は二対のコンプリメンタリＮ−チヤ
ネルとＰ−チヤネルFET及び二端子水晶共振器
を有している。 第１の対であるコンプリメンタリFETの夫々
のゲートは、夫々コンデンサを介して前記水晶共
振器の一方の端子に接続され、夫々のドレインは
共に接続し合うと同時に前記水晶共振器の他方の
端子に接続される。前記水晶発振器を通じて流れ
る電流は第１の対であるFETの夫々のゲート間
に接続される新夫々な発振器バイアスループによ
つて最小の値にされる。増幅作用は第１の対であ
るFETのゲートを発振出力ノードを構成する共
通接続されたドレインを有する第２の対である
FETの夫々のゲートに接続することによつて行
なわれる。 前記発振器バイアスループは前記第１の対であ
るFETを介して流れるソース−ドレイン間に流
れる電流を、前記ソース−ドレイン電流に応答し
て、前記Ｐ−チヤネルFETゲート電圧を減ずる
ことによつて最小とする。 前記発振器バイアスループは電流調整器を制御
するロウーパスフイルタを介し、前記第１の対で
あるFETを流れるソース−ドレイン電流を感知
する。前記水晶共振器が最初に駆動されると発振
出力は増加し、前記ロウーパスフイルタから前記
電流調整器への出力は減少する。これに応じて、
前記電流調整器は、より正の電圧を第１のＰ−チ
ヤネルFETのゲートに供給し、そのソース−ド
レイン電流を非常に小さい平衡電流に減じさせ
る。電流調整器は内部に含まれる素子が発振器に
負担をかけることを防ぐための手段を有してい
て、他方、この手段が、最初に駆動されるとき、
発振器が発振動作を開始することを防止してい
る。 この発明は、電源電圧が最初に供給されると
き、前記第１の対であるFETに流れるソース−
ドレイン電流の振動をある大きな値に自由に増加
させることによつて、発振器の発振動作の開始を
信頼性のあるものにする。しかし、また発振動作
が確立した後、前記電流調整器は、前記第１の対
であるFETを通じてソース−ドレイン電流を減
ずるよう機能し、その値を最小とするため前記水
晶発振器の公称電流値を最小の値とすることがで
きる。 前記第２の対であるFETは、前記第１の対で
あるFETのゲートに夫々接続されたゲートを有
し、且つ前記第１の対であるFETよりも大きい
幅対長さの比を有していて、その結果前記第２の
対であるFETを流れるソース−ドレイン電流の
振幅の大きさはより大きくなるとの理由から発振
器の出力ノードにおいて大きな出力が得られる。
この発明の発振器の電流消費は上述した電流調整
器によつて部分的に先行技術においての170ナノ
アンプ（nanoamps）から公称15ナノアンプ
（nanoamps）に確かに減少する。更に、前記第
１のコンプリメンタリ対である二個のFETは前
記水晶振動子に同期して振動するので、発振器の
ゲインは、両者のFETを通じて流れる電流の和
に比例する。このため、上述した先行技術の改良
された発振器のフアクターにくらべ1.6よりも大
きなアフクターによつて所望の発振器ゲインに対
して要求される電流の大きさを減ずることができ
る。それ故、第１の対であるFETを流れるより
小さなソース−ドレイン電流は、この発明におい
て発振状態を維持し、発振器に必要な電流消費を
減ずることができる。 以下図面を参照して、この発明の一実施例につ
いて説明する。 先行技術 第１図の概略回路図で示すように、従来の単一
のピアース水晶発振器は二端子を有する水晶振動
子１と、Ｐ−チヤネルMOSFET Q1，Ｎ−チヤ
ネルMOSFET Q2及び抵抗素子３とで構成され
る。前記MOSFET Q4，Q2の夫々のゲートは共
通に接続され、それらは前記水晶振動子１の端子
１ａに接続される。一方、前記MOSFET Q1，
Q2の夫々のドレインは共通に接続され、それら
は前記水晶振動子１の端子１ｂに接続される。前
記Ｎ−チヤネルMOSFET Q2のソースは電圧源
Vssに接続され、一方前記Ｐ−チヤネルの
MOSFET Q1のソースは電圧源Vddに接続され
る。前記抵抗素子３は前記水晶振動子の端子１
ａ，１ｂ間に接続される。チユーニングコンデン
サー５，７は前記Ｎ−チヤネルMOSFET Q2の
ドレインとゲートとに夫々接続される。前記出力
ノード８で得られる電圧と電流は前記MOSFET
Q1，Q2の夫々のゲート電圧とソース−ドレイン
電圧が振動するように前記水晶振動子１の振動に
同期して振動する。 第１図に示す水晶発振器の欠点は、前記
MOSFET Q1，Q2のソース−ドレイン電流は、
普通の動作状態では１又は２マイクロアンプの大
きさであるということである。通常の動作状態で
は電圧源Vssは負の１〜３ボルトの大きさであり、
一方前記電圧源Vddは接地されることが要求され
る。 第１図に示す水晶発振器に流れる電流は前記
MOSFET Q1，Q2が夫々前記水晶振動子１の振
動に同期して交互にオフ状態となる動作を確実に
行なわせるため、飽和モードで動作するのが好ま
しいとの理由から小さい。前記飽和モードにおい
て、前記FETQ1，Q2の夫々のドレイン−ソース
電圧Vdsは夫々のゲート−ソース電圧Vgsとその
閾値電圧Vtとの差電圧よりも大きい。即ちVds＞
Vgs−Vt・前記FETQ1がオン状態とされソース−
ドレイン電流が充分流れる状態の時、逆に、前記
FETQ2はオフ状態とされ、そのソース−ドレイ
ン電流は流れない。 先行技術である改良されたピアス水晶発振器の
一つは第２図の概略回路図で示される。この第２
図に示す回路において、Ｐ−チヤネルFET Q1の
ゲートは水晶振動子の端子１ａに接続されずに、
Ｎ−チヤネルFET Q2のゲートに接続された入力
端９ｂを備えた発振器バイアスループ９の出力端
９ａに代りに接続される。このような構成で、第
２図の回路における前記FET Q1，Q2の全体の電
流消費は第１図の回路におけるものよりも充分小
さい。その理由は、前記Ｎ−チヤネルFET Q2の
ゲート電圧は第１図に示す回路での前記Ｎ−チヤ
ネルFET Q2のゲート電圧の振動と比較して第２
図に示す回路においてはより小さな値（閾値以
下）で振動するからである。それ故、前記ノード
８におけるソース−ドレイン電流の振動は増幅が
必要である程小さい。このため、振動している
FET Q2のゲート電圧はコンデンサ１１と１３を
介して、夫々Ｐ−チヤネルFET Q3とＮ−チヤネ
ルFET Q4に接続される。増幅バイアスループ１
５は前記コンデンサ１１，１３を介して印加され
た振動しているゲート電圧をバイアスレベルとさ
れ、前記FET Q3，Q4のゲート電圧の交流成分
は、これらFET Q3，Q4の略閾値電圧で振動す
る。その結果、前記FET Q3，Q4を流れるソース
−ドレイン電流は、交互に、その一方が飽和状態
で流れ、他方は、前記水晶振動子１の振動に同期
してオフ状態とされる。その結果、前記FET
Q3，Q4の共通に接続されたドレインの出力ノー
ド１６における出力電流の振動は充分大きくな
る。この第２図に示す回路の欠点は、前記Ｐ−チ
ヤネルFET Q1は前記水晶振動子１に同期して振
動せずに、単に、前記FET Q2に対しての電流源
として働くに過ぎない。その結果、前記振動して
いるＮ−チヤネルFET Q2を流れるソース−ドレ
イン電流は所定の発振ループゲインとして第１図
に示す回路におけるゲインに対して少なくとも、
1.6倍でなければならない。更に前記増幅バイア
スループ１５は意味のある大きさの電流を消費す
る。第２図に示すピアス水晶発振器は米国特許No.
4013979に開示されている。 小電流ピアス発振器 第３図の回路で示すように、この発明のピアス
水晶発振器は、上述した従来の発振器に比べ、著
しく電流消費を減少させることができる。この発
明の発振器は、Ｐ−チヤネルとＮ−チヤネルの発
振FET P1，N1及びＰ−チヤネルとＮ−チヤネル
の出力FET P8，N8を有している。前記Ｐ−チヤ
ネルFETP1とP8の夫々のゲートは共通に接続さ
れ、前記Ｎ−チヤネルFET N1とN8の夫々のゲ
ートは共通に接続される。前記発振FET N1，P1
のドレインは共通に接続され、その共通接続点は
水晶振動子の端子１ａに接続される。一方夫々の
ゲートはコンデンサC2，C3を夫々介して水晶振
動子の端子１ｂに接続される。発振器バイアスル
ープ１７は前記発振FET N1，P1の夫々のゲート
間に接続される。しかしながら、第２図で説明し
た従来の発振器に比較して、第３図で示す、この
発明の発振器は、両FET N1とP1が水晶振動子１
に同期して振動するように動作し、その結果、
夫々のソース−ドレイン電流は、所定の発振器ル
ープゲインとして第２図の発振器におけるゲイン
よりも略1.6倍の値を有することになる。 前記発振器バイアスループ１７は前記Ｐ−チヤ
ネルFET P1のゲート電圧を調整し、前記出力
FET N8，P8のゲート電圧は前記FET N1，P4の
夫々の閾値電圧の値の近くで発振する。それ故、
前記出力FET N8，P8は、夫々のゲート電圧が、
前記発振FET N1，P4の夫々のゲートに直接供給
されるので、交互に完全にオン状態とされ、次い
で完全にオフ状態とされる。その結果、第２図に
示す従来の回路における増幅バイアスループ１５
は第３図に示すこの発明の水晶発振器においては
必要はない。又前記増幅バイアスループ１５の電
流ドレインはこの発明においては省くことができ
る。 より詳細に以下に述べるように、この発明の新
規な発振器バイアスループ１７は全回路の電流消
費を最小とするために前記FET P1に流れるソー
ス−ドレイン電流を減ずるよう動作するとき、前
記FET N1，P1のソース−ドレイン電流の振動を
特定の増幅値に達するまで、自由に増加させるこ
とによつて第３図に示す回路が最初に電源電圧が
供給される時に信頼性の高い発振動作を開始させ
る。 この発明は、第４図に示す回路図を用いて詳略
に説明される。 この回路は一対の発振FET N1，P1と、一対の
出力FET N8，P8と発振バイアスループ１７に含
まれた一対の電流調整用コンプリメンタリ
MOSFET 2，P2より成る三対のコンプリメンタ
リMOSFETを含んでいる。明細書において最初
の文字“Ｐ”で表わされるFETSはＰ−チヤネル
MOSFETSを示し、最初の文字“Ｎ”で表わさ
れるFETSはＮ−チヤネルMOSFETSを示す。こ
の技術分野で通常知られるように、前記両タイプ
のMOSFETSはＮ形基板上に形成され、前記Ｎ
−チヤネルMOSFETSはＮ形基板上に形成され
たＰ形井戸領域中に形成される。 Ａ 発振器ループ 第４図に示すように、発振器ループは水晶振動
子１と、チユーニングコンデンサC1と一対の発
振コンプリメンタリMOSFET N1，P1とゲート
結合コンデンサC2，C3を含んでいる。前記発振
FET N1，P2の夫々のドレインは互いに接続さ
れ、同時に前記水晶振動子の端子１ａに接続され
る。又この端子１ａには前記チユーニングコンデ
ンサC1が接続される。前記チユーニングコンデ
ンサC1の他方の端子には基準電圧Vddが供給され
る。 前記一対の発振FET N1，P1の夫々のゲートは
前記コンデンサC2，C3の夫々を介して前記水晶
振動子の端子１ｂに接続される。一方、他の端子
１ａは外部の可変チユーニングコンデンサC′1を
介して基準電圧Vddが供給される。前記一対の発
振FET N1，P1は夫々基準電圧Vss，Vddが供給
される。 前記水晶振動子１が振動すると端子１ｂでの電
圧はこの水晶振動子１が有する電界に同期して振
動し、前記コンデンサC2，C3を夫々介して前記
発振FETS N1，P1の夫々のゲートに供給され
る。 前記水晶振動子の出力端子１ｂにおける電圧が
高いとき、前記発振FET N1を流れるソース−ド
レイン電流は最大となり、一方前記発振FET P1
を流れるソース−ドレイン電流は最小となる。逆
に、前記端子１ｂにおける発振電圧が最小である
場合は、前記発振FET P1に流れるソース−ドレ
イン電流は最大となり、一方、前記発振FET N1
に流れるソース−ドレイン電流は最小となる。従
つて、前記発振FETS N1，P1の夫々のドレイン
からの電流は前記水晶振動子の端子１ａに対しコ
ンプリメンタリフイードバツク入力として供給さ
れ、前記水晶振動子の発振状態を維持させる。 前記チユーニングコンデンサC1とC′1は所望の
発振周波数（好ましくは32768Hz）のとき前記発
振器ループにおける位相変換は360゜であり正のフ
イドバツクを可能とする。前記水晶振動子１は前
記コンデンサC1に関連して略90゜の電圧位相変換
を行なわせる内部インダクタンスを有する。前記
FET N1はそのゲート電圧とドレイン電圧との間
でインバータとして機能するので、その位相差は
略180゜である。略90゜の残りの位相シフトは前記
可変チユーニングコンデンサC′1によつて行なわ
れる。 前記一対の発振FET N1，P1の夫々のゲートを
前記一対の出力FET N8，P8の夫々のゲートに接
続することによつて、大出力信号が得られる。前
記一対の出力FET N8，P8の夫々のソースは基準
電圧Vss，Vddに夫々結合され、夫々のドレイン
は発振器ノード１８に共通に接続される。前記ノ
ード１８で生ずる発振器信号は前記一対の発振器
FET N1，P1よりも大きな幅に対する長さの比を
前記一対の出力FET N8，P8が持つために、それ
らはソース−ドレインチヤネルを形成し、このた
め前記発振FET N1，P1を流れる電流の追加の電
流消費を必要とせずに増幅される。 この発明の好ましい実施例においては、前記発
振器は前記発振器ノード１８に接続された入力端
と緩衡された発振器出力を得る出力端２２を有す
るインバータ増幅器２０によつて、図示されてな
いが時計回路に含まれる他の素子からの影響を受
けることはない。 前記発振器ループの動作は第５ａ図〜第５ｅ図
によつて説明される。 第５ａ図の時点T0において、１〜３ボルトの
オーダーの負の電圧が基準電圧Vssとして供給さ
れ、一方基準電圧Vddは基準接地電圧に保たれ
る。 第５ａ図に示すように、前記発振FETS N1，
P1のソース−ドレイン電圧Ids（N1）及びIsd（P1）
から初期の直流値Idc（Tp）が想定される。 Tpの時点では、前記水晶振動子１は気付くほ
どの発振はないので、前記発振FETS N1，P1の
ソース−ドレイン電流には変動はないということ
に注意すべきである。同時に、第５ｂ図及び第５
ｃ図に示すように、前記発振FETS N1，P1に供
給されるゲート電圧は夫々の閾値の近くの値であ
ると推測される。第５ａ図は、前記発振FETS
N1，P1のソース−ドレイン電流の振動が前記水
晶振動子１が振動を開始するにつれて徐々に大き
くなることを示している。その後、Taの時点で、
前記ソース−ドレイン電流の直流分の平均値は、
このソース−ドレイン電流の振動の増加の結果と
して低レベルIdc（Ta）に下がる。第５ａ図は単に
図示した時領域における波形を単純化して示した
ものであり、実際は、第５ａ図に示す波形より
も、より高い周波数を持つ波形である。 上述したように、ゲート電圧と前記FET N1の
ドレイン−ソース電流は180゜位相差がある。従つ
て、第５ｃ図に示すように、ゲート電圧Vg（N1）
の交流成分は第５ａ図に示されたソース−ドレイ
ン電流Isd（N1）の交流波形と略180゜の位相差があ
ることがわかる。更に、前記FET P1に供給され
るゲート電圧Vg（P1）の交流波形は前記FETS
N1，P1のゲートが前記コンデンサC2，C3を介し
て互いに接続されているので、第５ｃ図に示され
たゲート電圧Vg（N1）と位相差を有している。前
記ソース−ドレイン電流Isd（N1），Isd（P1）のピー
ク値は、前記一対のFET N1，P1がコンプリメン
タリオペレーシヨンを行うので、略180゜の位相差
を有する。このように、ゲート電圧Vg（P1）とVg
（N1）とが正の最大ピーク時、例えば時点Tbにお
いて前記ソース−ドレイン電流Isd（P1）とIsd（N1）
は夫々最小と最大とになる。逆に、時点Tcにお
いてゲート電圧が最小の値である時、前記ソース
−ドレイン電流Isd（P1）とIsd（N1）は夫々最大と
最小とになる。 第５ａ図に示す波形で重要なことは、振動の振
幅が大きくなるにつれて、直流の平均レベルIdc
が減少するということである。時点Tpにおいて、
直流電流Idcの平均が、最大であり、一方、時点
Taで、振動が開始してからかなり過ぎて後、前
記直流電流dcの平均レベルは前記ソース−ドレイ
ン電流の交流振動によつて減少した。 第５ａ図に示すソース−ドレイン電流の振動の
成長に伴う直流電流Idcの平均レベルの減少は、
前記発振器バイアスループ１７の動作にとつて重
要な役目を果すことになる。 Ｂ 発振器バイアスループ１７ 前記発振器バイアスループ１７は抵抗FET N3
と、ローパスフイルター１７ａと、電流調整器１
７ｂとバイアス源１７ｃとを含んでいる。 １ 抵抗FET N3 前記抵抗FET N3は前記発振FET N1のドレイ
ンとソースとの間に接続されるソース及びドレイ
ンを有している。前記バイアス源１７ｃは前記抵
抗FET N3のゲート電圧を制御する。前記FET
N3のソース−ドレイン間の抵抗は前記発振FET
N1が前述した飽和モードで動作するときの値で
ある。前記FET N1を前記飽和モードで動作する
ことの利点は前記発振器ループゲインの所定の値
を得るに必要なソース−ドレイン電流は最小の値
で済むということである。前記FET P1も同様に
以下に述べるように同様の利益を得るために飽和
モードに維持される。 第５ａ図に関連して上述したように、前記
FET N1のソース−ドレイン電流の直流平均レベ
ルは前記水晶振動子１の振動が大きくなるにつれ
て減少する。それ故、前記抵抗FET N3を介し前
記発振FET N1のゲートに供給される第５ｃ図に
示すゲート電圧Vg（N1）の直流平均レベルは第５
ａ図の直流Idcの平均レベルの減少に比例して減
少する。その結果、前記FET N1のソース−ドレ
イン電流は第５ｃ図に示すゲート電圧Vg（N1）と
共に減少する。このようにして、前記水晶振動子
１の振動は除々に増加し、前記一対の発振FET
N1，P1における電流消費は減少する。 ２ ローパスフイルター 前記ローパスフイルター１７ａは前記抵抗
FET N3を介して入力電圧Vg（N1）が供給され、
出力電圧Vg（N2）を生じ、この電圧を前記電流調
整器１７ｂの入力端に供給する。 前記ローパスフイルター１７ａは第５ｃ図に示
すように、その入力電圧Vg（N1）の交流成分をフ
イルターにかけ、この時、その出力電圧Vg（N2）
は第５ｃ図に破線で示す入力電圧Vg（N1）の交流
成分の負の最大値となる。 前記入力電圧Vg（N1）の交流成分の負の最大値
の検出は、前記抵抗FET N3とコンデンサC7間に
接続された整流FET N4aによつて行なわれる。
前記コンデンサC7は基準電圧Vddに結合される。 前記コンデンサC7は前記整流FET N4aを介し
負方向に充電される。それによつて前記整流
FET N4aと前記コンデンサC7とは負の最大値を
検出する検出器として機能する。この検出器は他
の抵抗FET N4bを介して他のコンデンサC8を充
電する。フイルターコンデンサC4はスイツチ
FET N4cを介して前記コンデンサC8からの出力
で充電される。前記スイツチFET N4cはパルス
発生器１７aaによつて生ずるパルス繰り返しＦ
を有するクロツク信号中によつて制御される。事
実上、前記フイルターコンデンサC4は高抵抗
（（FC8 -1）に比例する）を介して充電される。そ
の結果、出力電圧Vg（N2）の波形は相対的に平滑
となる。 前記ローパスフイルター１７ａが有する利点は
前記フイルターコンデンサC4が充電される際に
介在される高抵抗の値は回路において場所を採る
ような大きな抵抗を要求しないということであ
る。 前記コンデンサC7を伴う前記FET N4aによつ
て実行される負の最大値の検出と、前記ソース−
ドレイン電流Isd（N1），Isd（P1）の夫夫の振動の増
加に伴う前記入力電圧Vg（N1）の直流の平均化レ
ベルの減少との両者によつて前記ローパスフイル
ター１７ａから生ずる出力電圧Vg（N2）を前記一
対のFET N1，P1の夫々のソース−ドレイン電流
の振動の振幅の増加に伴い急速に減少させる。こ
の現象は、第５ｃ図に明確に示されていて、出力
電圧Vg（N2）（破線で示される）は入力電圧Vg
（N1）の直流平均レベルの減少に従うのみなら
ず、前記入力電圧Vg（N1）の交流成分の負の最大
値以下に低下する。この出力電圧Vg（N2）は前記
電流調整器１７ｂの入力端に供給される。 ３ 電流調整器 前記電流調整器１７ｂはそのソース−ドレイン
電流Isd（P1）の交流振動の振幅が増加するにつれ
て電流消費を減少するため前記発振FET P1のゲ
ート電圧を増加させる。前記電流調整器１７ｂは
一対のコンプリメンタリＮ−チヤネルFETとＰ
−チヤネルFET N2，P2を含む。前記FET N2の
ゲートは前記ローパスフイルター１７ａの出力電
圧Vg（N2）が供給される。前記FET N2のドレイ
ンは前記発振FET P1のゲートに接続され、同時
に前記FET P2のドレインとゲートとに接続され
る。前記FET P2は基準電圧Vddが結合されるソ
ースを有している。前記FET N2のソースは前記
電流制限FET11のソースに接続され、又前記基準
電圧Vssに結合される。電流調整FET N2のゲー
トとソースは電流モニタFET N5のゲートとソー
スとに夫々接続される。この電流モニタFET N5
はバイアス源１７ｃの入力端に接続されたドレイ
ンを有している。前記バイアス源１７ｃは前記
FETS N3，N4a，N4b及びN11のゲート電圧を制
御し、後述するように前記電流制限FET N11の
ドレイン電圧を制御する。前記電流調整器１７ｂ
の動作は以下の通りである。前記電流調整FET
N2のゲートに供給される電圧Vg（N2）が第５ｃ
図に示すように水晶振動子１の振動の開始につれ
て減少する時前記電流調整FET N2ソース−ドレ
イン電流は減少する。その結果、前記発振FET
P1のゲートに供給される前記電流調整FET P2の
ドレイン電圧を増加させる。これに対応する電流
調整FET （N2）のソース−ドレイン電流Isd
（N2）の減少は第５ｅ図に示される。明らかに、
前記FET P1のソース−ドレイン電流の振動の振
幅が大きくなるにつれて、前記電流調整器１７ｂ
は前記FET P1のソース−ドレイン電流を減少さ
せるよう動作する。このようにして、第５ａ図及
び第５ｂ図は、前記ソース−ドレイン電流Isd
（P1）が前記ゲート電圧Vg（P1）の増加によつて
対応して振動振幅の減少及び前記ソース−ドレイ
ン電流Isd（P1）の直流バイアスレベルの減少をも
たらした後、時点Tdにおいて前記電流調整器１
７ｂによつて最大の振動振幅に達するまで増加す
ることを示している。この態様の利点は、第４図
に示す回路に最初に電源電圧が供給されたときに
前記電流調整器１７ｂは前記水晶振動子１におけ
る電界の振動の振幅を自由に増加させ、信頼性の
高いスタートをさせることができるということで
ある。しかしながら、電流消費を最小にすること
は前記FET P1のソース−ドレイン電流の電流消
費を減少させた後に行なわれる。 前記FET P1のソース−ドレイン電流Isd（P1）
の減少は前記抵抗FET N3を介して前記発振
FET N1のゲートにおいて検出される。その結
果、前記FET N1のソース−ドレイン電流Isd
（N1）は第５ａ図に示すように減少する。時点Te
（代表的には時点Tp後10秒のオーダでの任意の時
点）において上記システムは第５ｂ図と第５ｃ図
で夫々示されたゲート電圧Vg（P1）とVg（N1）の
直流バイアスと第５ａ図に示されたソース−ドレ
イン電流Id（P1）とId（N1）の直流バイアスとが一
定の値となり、又夫々の交流成分の大きさが一定
の値に維持されるときに均衡の保たれた状態とな
る。このように時点Te後、第４図に示す回路の
電流消費は最小となり、好ましい実施態様として
唯50ナノアンプのオーダの均衡レベルとなり、従
来技術に対して著しい改良となる。 前記電流制限FET N11は最初に基準電圧Vssと
Vdd供給されると前記水晶振動子１の振動開始を
より信頼性の高いものとするよう機能する。時点
Tpにおいて、最初に基準電圧VssとVddが供給さ
れると第５ｃ図に示すように振動は生せず前記一
対のFET N2，P2のソース−ドレイン電流Isd
（N2）は高い開始レベルにある。もし、振動が安
定した状態になる前に、電流Id（N2）が過多に流
れると前記水晶振動子の端子１ａと１ｂ間のヒー
ドバツクにおいてはかならずしも同相である必要
はなく、又振動が完成されたものとなる必要もな
いので、発振器ループにおいて前記FET P2は意
味のある負荷となる。従つて、上述した現象が生
ずるのを防ぐため、前記電流制限FET N11は前
記ソース−ドレイン電流Isd（N2）が過多に流れる
ときはいつでも、そのソースとドレイン間に意味
のある電圧降下を生じさせる。前記電流制限
FET N11に生ずる電圧降下はそのソース−ドレ
イン電圧が下がるように前記FET N2のソース電
圧を上昇させる。その結果、前記FET N2のソー
ス−ドレイン間の導電性を減少させ、このFET
N2に流れる電流を減少させる。このようにして、
前記FET N2のソース−ドレイン電流は効果的に
制限され、時点Tpにおいて前記発振器ループに
対し、負荷として働くことを防止でき、発振器の
信頼性の高い振動を開始させることができる。前
記FET P2の電流を制限することによつて前記
FET P1は効果的に飽和状態に保たれ、又振動の
開始動作を高めることができる。 ４ バイアス供給 前記バイアス供給回路１７ｃは５つのＰ−チヤ
ネルFET P3，P5，P6，P7及びP12を有し、これ
らのゲートは互いに接続され、又、これらのソー
スは共通に基準電圧Vddに接続されている。コン
デンサC6はこれらゲートとソースとの間に接続
される。前記FETP3のドレインはそのゲートに
接続され、同時に前記電流モニタFET N5のドレ
インに接続される。前記FET P5はＮ−チヤネル
FETS N6とN7の直列の結合を介して前記電流制
限FET N11のドレインに接続される。 前記Ｐ−チヤネルFETS P3，P5は前記電流モ
ニタFET N5のソース−ドレイン電流に応答して
カレントミラーとして動作し、対応するソース−
ドレイン電流を、前記FETS N7，N6の直列の結
合を介して前記電流制限FET N11のドレインに
供給する。前記電流モニタFET N5は前記電流調
整FET N2のソース−ドレイン電流を写しとるよ
うに機能し、前記電流制限FET N11のドレイン
に対応する電流を供給する。前記電流調整器１７
ｂに関連して既に述べたように、前記電流制限
FET N11における電圧降下は回路が最初に電源
に接続されたときに、前記FET P2が、前記発振
器ループに過度な負荷として働くのを防ぐため、
前記FET P2のソース−ドレイン電流を制限する
ように働く。 この発明の顕著な特徴は、前記FET N11のソ
ース−ドレイン間の電圧降下が前記FETS N2，
N5及びN6の夫々のソースが前記電流制限FET
N11のドレインに全て接続されるという理由から
増加し、それ故、前記FET N11のソース−ドレ
イン電流は前記FET N2のソース−ドレイン電流
よりも2.5倍の大きな要素で表わされるというこ
とである。その結果、前記FET N11の電圧降下
は、かなり大きな値とすることができ、一方その
抵抗値と、それによるソース−ドレインチヤネル
の長さに対する幅の比は所定の電圧降下のときの
2.5分の１だけ小さくすることができ、そのため、
前記FET N11によつて占められる空間を少なく
することができる。 前記FETS N6とN7のゲートは夫々のドレイン
に接続され、FET N7のドレインはFET N3，
N4a及びN4bのゲートに接続される。このように
接続することによつて、前記FET N5のソース−
ドレイン電流（前記FETS P2，N2のソース−ド
レイン電流の折り返しの電流である）に従つて前
記FET N3，N4a，及びN4bのゲート電圧を制御
する。従つて、前記FET N2のゲート電圧Vg
（N2）が第５ｃ図に示すように前記発振器ループ
の発振の振幅の増加につれて減少するので、前記
FET N7のドレインから前記トランジスタN3，
N4a，N4bのゲートに供給されるゲート電圧Vg
（N3）は第５ａ図に示すように減少する。このよ
うな現象は第５ａ図に示すように、時点Tdから
Teにおける電流Isd（N1）の減少の原因となる。
前記FET N1のゲートは前記FET P7のドレイン
−ソースを介して基準電圧Vddが結合される。こ
のことは前記回路が最初に電源電圧が供給される
と第５ａ図に示すように時点Tpから開始される
ソース−ドレイン電流の振動の振幅の成長の手助
けをすることになる。特に、振動が開始される前
の時点Tpにおいて、前記FET N1のゲートは前
記FET P7によつて、その閾値電圧の近くの値に
保たれ、前記FET N1は振動が生じてないときに
おいてすら最初に導通状態となる。その結果、前
記回路が最初にオン状態とされると、前記FET
N1は振動の信頼性の高い開始を行なわせるため
の前記水晶振動子の端子１ａ，１ｂ間のフイード
バツク回路を形成する。この発明では上述の動作
が行なわなければ、前記FET N1は、前記水晶振
動子１の振動を維持するために充分なソース−ド
レイン電流を流さないというおそれがある。前記
電流制限FET N11のゲート電圧は前記FETS
P12，N12及びN14によつて供給される。前記FET
N11のゲートは前記FET P12のソース−ドレイン
を介して基準電圧Vddに結合され、前記FET P12
のドレインは直列結合された前記FET N12とN14
の夫々のソース−ドレインを介して前記基準電圧
Vssに結合される。前記FET N12とN14の夫々の
ゲートは自身の夫々のドレインに接続される。前
記FET P12は電流源として前記FETS N12とN14
とに対して働き、前記FETS N12とN14は前記
FET N11のゲートに基準電圧として働く。好ま
しい実施例としては、前記FET N11のゲート電
圧Vg（N11）はその閾値の２倍若しくはその近傍
にあることである。 前記水晶振動子端子１ｂは、前記FET P6のソ
ース−ドレインを介して前記基準電圧ddに結合さ
れ、前記コンデンサC2，C3の接続点であるノー
ド１ｂに基準電圧を供給する。このような回路構
成とすることの利点は前記コンデンサC2，C3が、
第４図に示す回路が、構成される際のＮ形基板に
形成されるＰ形拡散領域上に形成される二つの電
極を構成するということです。前記拡散領域は前
記水晶振動子端子ノード１ｂに接続される。この
ように前記FET P6は前記コンデンサC2，C3の前
記共通拡散領域の電位が保たれている個所で基準
電圧を供給する。 MOSレイアウトデザインと動作 コンデンサC8（もちろん外部コンデンサC′1を含
む）を除く他の全てのコンデンサは公知のタイプ
のMOSコンデンサであり、前記Ｎ形基板に形成
されたＰ形拡散領域上に設けられた金属電極を有
している。前記コンデンサC8は前記FET N7を取
り囲むＰ形井戸領域に形成されたＮ形タイプの拡
散領域上に設けられた電極である。前記コンデン
サC2，C3は上述したように水晶振動子端子１ｂ
に接続された共通拡散領域上に独立した金属電極
として形成される。第４図の回路で示すように、
各コンデンサの湾曲した電極はその拡散領域部分
に相当し、一方直線の電極は拡散領域上の金属電
極に相当する。 前記Ｐ−チヤネルFETSは全て前記Ｎ形基板中
に形成され、一方、前記Ｎ−チヤネルFETSは前
記Ｎ形基板に形成された二つの異なるＰ形井戸中
に形成される。前記最初の井戸は前記FETS
N3，N4a，N4b，N4c，N7及びN12を取り囲み、
前記FET N7は前記井戸に接続されたソースを有
している。残りのＮチヤネルFET N2，N5，N6，
N11及びN14は前記基準電圧Vdcに接続される第２
の井戸中に形成される。前記基準電圧Vddは、更
に、前記基板自体に接続され、第４図の回路の接
地電圧とされる。前記FET N6はそのソースとド
レイン間の電圧降下が前記FET N7のソースと井
戸に供給されるバイアス電圧を決める。 好ましい実施例としては前記コンデンサC8は
その電極とその拡散領域との間に略0.154ピコフ
アラツドの静電容量を持ち、前記コンデンサC5
を介して前記基準電圧Vddが結合される。更に追
加の0.3ピコフアラツドの静電容量が前記井戸と
基板との間の静電容量を介して結合された前記拡
散領域と井戸との間の静電容量によつて前記基準
電圧Vddに加えられる。 前記コンデンサの夫々の静電容量の値と各
FETSのソース−ドレインチヤネルの幅対長さの
比は後述する。もし、この発明の回路の各素子が
望ましい所定の値に設定されれば、第５ｂ図〜第
５ｃ図で示される各電圧及び電流の振動の振幅は
以下のようになる。 第５ｂ図に示すように、時点Tpにおいて、ゲ
ート電圧Vg（P1）は前記基準電圧Vssと前記FET
P1の閾値電圧との間の差よりも僅かに小さい初
期値を有する。 この初期値は、Vss−Vt（P1）−0.25として著わ
される値である。前記直流電圧の平均電圧Vg
（P1）はその平均値をほぼ時点Teで平均した値と
なるまで150ミリボルトだけ増加し、その振動振
幅は160ミリボルトの交流分のピークからピーク
までの振幅に減少した。第５ｃ図に示すように、
前記FET N1のゲート電圧Vg（N1）と前記FET
N2のゲート電圧Vg（N2）（第５ｃ図で点線で示さ
れる）との両電圧は前記FET N1の閾値電圧に略
等しい初期値から印加される。その後、ゲート電
圧Vg（N1）の直流平均値はほぼ時点Teで均衡を
保つようになると150ミリボルト近くまで減少し、
その振動振幅は時点Tdにおいて到達する振幅の
ピーク値から160ミリボルトの交流分の振幅の均
衡の保たれたピーク値まで減少する。前記ゲート
電圧Vg（N2）の直流平均値は時点Teにおいてほ
ぼ250ミリボルトだけ減少する。 第５ｄ図に示すように、前記FETS N3，N4a
及びN4bに供給されるゲート電圧Vg（N3）は時点
Tpにおいて前記FET N1の閾値電圧を略２倍す
る初期値から印加され、平衡状態に達する時点
Teで、略350ミリボルトまで減少する。 第５ｅ図に示すように、前記FET N2のソース
−ドレイン電流は時点Tpで200ナノアンプの初期
値を有し、第５ｃ図に示すそのゲート電圧Vg
（N2）の波形に対応する指数曲線に沿つて時点Tc
で２ナノアンプに略等しい均衡を保つ値まで減少
する。 前記ゲート電圧Vg（P2）の時刻に対応する波形
は第５ｂ図に示すゲート電圧Vg（P1）の波形と同
一であるので、その説明は省略してある。又前記
FET P2のソース−ドレイン電流の時刻に対応す
る波形は第５ａ図で説明したソース−ドレイン電
流Isd（P1）に比例しているので特に説明はしな
い。 第４図に示す発振器は結晶方向100で、１平方
センチメータ当り２×1015原子のリン不純物を有
するシリコンのＮ形基板上に好ましくは形成され
る。前記井戸領域は１平方センチ当り１×1016オ
ーダのホウ素不純物がドープされている。前記Ｎ
−チヤネルソースとドレインを形成するような
N+領域は、１平方センチ当り１×1020原子のオ
ーダでリン不純物がドープされている。前記Ｐチ
ヤネルソースとドレインを形成するようなP+領
域は１平方センチ当り１×1020原子のオーダのホ
ウ素不純物がドープされている。前記FETゲー
トを前記基板から絶縁している薄い酸化領域は
850オングストロームから950オングストロームの
厚さで二酸化シリコンの薄い層によつて覆われて
いる。 イオン注入は通常知られている方法で前記Ｐ−
チヤネルFETSの全ての閾値電圧を許容誤差が
200ミリボルトで600ミリボルトのオーダになるよ
う調整するよう及び前記Ｎ−チヤネルFETSの全
ての閾値電圧を200ミルボルトの許容誤差で650ミ
リボルトのオーダになるよう調整するよう行なわ
れる。この時の閾値電圧は１平方センチ当り40ナ
ノアンプの飽和モードでのソース−ドレイン電流
密度に対応するゲート電圧として限定される。 この発明の他の実施例も可能である。例えば、
この装置における素子の全ての極性を前記基板を
Ｐ形シリコン、前記井戸をＮ形導電性及び第４図
に示した前記MOSFETSの夫々の極性、例えば
前記FET N1はＰチヤネルMOSFET、前記FET
P1はＮチヤネルMOSFETであるように逆にする
ことができる。前記基準電圧VssとVddの極性は
夫々逆極性とすることができる。 逆に、前記発振器ループ１７は前記電流調整器
１７ｂは上述の実施例であるFET P1のゲート電
圧の代りに前記FET N1のゲート電圧を制御す
る。 前記抵抗素子N3は上述の実施例における前記
MOSFET N1のゲートの代えて前記MOSFET
P1のゲートに接続される。このような他の実施
例においては、前記発振ループFETS P1，N1，
P8，N8の夫々の極性は同一であり、一方前記発
振バイアスループ１７に含まれるFETSの極性は
逆である。例えば、前記抵抗FET N3はＰチヤネ
ルMOSFETであり、一方電流制限FET P2はＰ
形井戸領域に設けられるＮチヤネルMOSFETで
ある。 以下に示すリストは第４図に示した素子を限定
するパラメータを示し、各MOSFETのソース−
ドレインチヤネルの好ましい幅に対する長さの比
を示し、各コンデンサの好ましいピコフアラフド
単位の静電容量を示している。 幅に対する長さの比 N1 2/.4 P1 3.6/.4 N2 .6/.3 P2 .2/1 N3 .2/.7 P3 ．５／１ N4a .2/.7 N4b .2/.7 N4c .5/.5 N5 .6/.3 P5 .5/1 N6 .3/.3 P6 .2/4.3 N7 2.2/.3 P7 .2/4.9 N8 3.6/.3 P8 7.2/.3 N12 .3/.3 P14 .3/.3 N12 .5/1 C1 ６ピコフアラツド C2 6.606ピコフアラツド C3 10.1ピコフアラツド C4 15.1ピコフアラツド C5 3.1ピコフアラツド C6 3.3ピコフアラツド C7 ７ピコフアラツド C8 （コンデンサC8の拡散領域からFET N7の井戸
までの静電容量を含む）
．45ピコフアラツド±．05ピコフアラツド
【図面の簡単な説明】
第１図は、従来技術の水晶発振器の概略を示す
回路構成図、第２図は、発振器バイアスループと
増幅バイアスループを含む追加の増幅段を有する
従来技術である水晶発振器を改良した回路の概略
構成を示す図、第３図はこの発明の水晶発振器の
簡略化して示す回路構成図、第４図はこの発明の
水晶発振器の詳細な回路構成図、第５ａ図は第４
図に示す一対の最切のコンプリメンタリFETの
ソース−ドレイン電流の大きさを時間領域におけ
る波形で示す図、第５ｂ図は、第４図の一対の最
初のコンプリメンタリFETのＰチヤネルFETの
ゲート電圧の大きさを時間領域における波形で示
す図、第５ｃ図は第４図の一対の最初のコンプリ
メンタリFETのＮチヤネルFETのゲート電圧の
時間領域における波形で示す図及び第４図の電流
調整器の制御FETのゲート電圧を破線で示す時
間領域における波形図、第５ｄ図は第４図の一対
の最初のFETのＮチヤネルFETのゲートとドレ
イン間に接続された抵抗素子を含むFETのゲー
ト電圧の時間領域における波形を示す図及び第５
ｅ図は、第４図の電流調整器の制御FETのソー
ス−ドレイン電流の時間領域における波形を示す
図である。 １……水晶振動子、P1，N1……第１の一対の
コンプリメンタリトランジスタ、Vdd……電圧
源。

Claims (1)

  1. 【特許請求の範囲】 １ 二端子を有する受動形共振器１と；夫夫がゲ
    ートと、ソースと、ドレインとチヤネルを有し、
    夫々のチヤネルを互いに直列に結合し、この結合
    点に前記受動形共振器の一方の端子が接続され、
    前記夫々のゲートが個々に前記共振器の他方の端
    子に接続される第１の一対のコンプリーメンタリ
    トランジスタP1，N1と；前記一方のトランジス
    タのソース−ドレイン電流を減少させるため、供
    給されるゲート電圧を変えることによつて、前記
    他方のトランジスタのソース−ドレイン電流の振
    動の増加に応答する前記第１の一対のトランジス
    タのうち一方のトランジスタのゲートに電圧を供
    給する手段１７、この手段１７は入力端と出力端
    とを有し、前記入力端が前記一方の共振器端子に
    おける電圧を検知するために設けられるようなロ
    ーパスフイルターと１７ａ；前記ローパスフイル
    タの出力端に接続され、前記第１の対である第２
    の導電形のコンプリメンタリトランジスタのゲー
    トに調整ゲート電圧を供給し、前記ローパスフイ
    ルターの出力端における電圧の変動に応答し、前
    記調整されたゲート電圧を逆極性に切り換える電
    流調整器手段１７ｂとを有する、調整されたソー
    ス−ドレイン電流の振動振幅を得る水晶発振器。 ２ 前記一方のトランジスタのゲートに電圧を供
    給する手段１７は、第１及び第２の基準電圧が最
    初に供給されると前記振動を自由に増加させ、前
    記振動が最大振幅まで増加した後前記第１の一対
    のコンプリメンタリトランジスタのソース・ドレ
    イン電流を減少させ、それによつて、前記第１の
    一対のコンプリメンタリトランジスタのソース−
    ドレイン電流は低平均値の均衡の保たれた振幅状
    態まで減少させることのできる特許請求の範囲第
    １項記載の水晶発振器。 ３ 前記第１と第２の一対のコンプリメンタリト
    ランジスタの第１の導電形トランジスタN1，N8
    のゲートは夫々接続され、前記第１と第２の一対
    のコンプリメンタリトランジスタの第２の導電形
    トランジスタP1，P8のゲートは夫々接続され、
    前記第２の一対のコンプリメンタリトランジスタ
    のソース−ドレインチヤネルは互いに直列に結合
    され、その結合点１８で発振器出力ノードを形成
    するような逆導通形の第２の一対のコンプリメン
    タリトランジスタを更に有する特許請求の範囲第
    １項記載の水晶発振器。 ４ 前記電流調整器１７ｂは、互いに直列に結合
    された夫々のソース−ドレインチヤネルと、これ
    らソース−ドレインチヤネル間と第３の対である
    コンプリメンタリトランジスタP2，N2の第２の
    導電形のトランジスタP2のゲートとに接続され
    る前記第１の対である前記第２の導電形のトラン
    ジスタP1のゲートとを有する逆導電形の第３の
    対であるコンプリメンタリトランジスタP2，N2
    より成り、前記ローパスフイルターの出力は前記
    第３の対である第１の導電形のコンプリメンタリ
    トランジスタN2のゲートに結合される特許請求
    の範囲第１項記載の水晶発振器。 ５ 前記ローパスフイルター１７ａは、その入力
    端におけるピーク電圧を検出する手段N4Aと；前
    記ローパスフイルターの出力と前記第１と第２の
    基準電圧との間に結合されるフイルターコンデン
    サC4と；前記ピーク電圧検出手段N4Aからの電流
    が前記フイルターコンデンサC4を充電するよう
    高抵抗パスを形成する手段N4B，C8，N4C，C4と
    よりなる特許請求の範囲第１項記載の水晶発振
    器。 ６ 前記負のピーク電圧検出手段N4Aはそのソー
    ス−ドレインが前記ローパスフイルター１７ａの
    入力端と前記高低抗手段N4B，C8，N4C，C4との
    間に接続され、前記ソース−ドレインの一方は第
    ２のコンデンサC7を介して前記第１及び第２の
    基準電圧の他方VDDに結合され、前記高抵抗手段
    N4B，C8，N4C，C4は前記ピーク電圧検出手段
    N4Aと前記フイルターコンデンサC4との間に接続
    されたソースとドレインとを有し、そのゲートが
    前記クロツク信号の周波数に逆比例する等価抵抗
    を与えるように前記クロツク信号を入力するよう
    接続されるトランジスタN4Cより成る特許請求の
    範囲第５項記載の水晶発振器。 ７ 前記第１と第２の基準電圧が供給される時に
    前記第３の対であるコンプリメンタリトランジス
    タP2，N2の前記第２の導電形のトランジスタP2
    のソース−ドレイン電流を制御するための手段
    N11を更に有する特許請求の範囲第４項に記載の
    水晶発振器。 ８ 前記ソース・ドレイン電流制御手段N11は、
    そのソースとドレインが前記第３の対であるコン
    プリメンタリトランジスタP2，N2の直列結合と
    前記一方の基準電圧との間に結合される電流制限
    トランジスタN11より成り、前記電流制限トラン
    ジスタのゲートに電圧を供給する手段１７ｃを含
    む特許請求の範囲第７項記載の水晶発振器。 ９ 前記発振器に最初に電源電圧が供給される時
    には、前記一方のトランジスタのゲートに電圧を
    供給する手段の電流消費を制限するため、前記一
    方のトランジスタのゲートに電圧を供給する手段
    １７に直列に接続される手段N3を更に有する特
    許請求の範囲第１項記載の水晶発振器。 １０ 前記一方のトランジスタのゲートに電圧を
    供給する手段１７はソースと、ドレインと、ゲー
    トを有し、そのソースとドレインの一方は、前記
    第１の対のトランジスタP1，N1の他のトランジ
    スタP1のドレインに接続され、そのソースとド
    レインの他方は前記第１の対のトランジスタの他
    のトランジスタN1のゲートに接続される抵抗素
    子トランジスタN3と、前記電流の振動の振幅の
    増加に応答して前記第１の対であるトランジスタ
    P1，N1のうち他方のトランジスタN1のソース・
    ドレイン電流を減少させるように前記抵抗素子ト
    ランジスタN3のゲートをバイアスする手段１７
    とより成る特許請求の範囲第１項記載の水晶発振
    器。 １１ 前記バイアス手段１７は前記抵抗素子トラ
    ンジスタN3を介して前記一方の共振器端子に接
    続される入力端子と、出力端子とを有するローパ
    スフイルター１７ａと、前記ローパスフイルター
    の出力端に接続され、前記ローパスフイルターの
    出力電圧の変動に応答して変動する第２の調整さ
    れたゲート電圧を前記抵抗素子トランジスタN3
    のゲートに供給する手段１７ｃとより成る特許請
    求の範囲第１０項記載の水晶発振器。 １２ 前記第２の調整されたゲート電圧を供給す
    る手段１７ｃは、前記ローパスフイルター出力端
    に接続されたゲートを有する前記第１の導電形の
    電流モニタートランジスタN5を含む電流調整器
    １７ｂと、少なくとも前記モニタートランジスタ
    のソースとドレインを介して前記第１と第２の基
    準電圧の一つに結合される入力端と前記抵抗
    FETN3のゲートに接続される出力端とを有する
    カレントミラーを含むバイアス供給手段１７ｃ
    と、ゲートと、前記カレントミラーの出力端に結
    合されたソースとドレインの一方を有する電圧ソ
    ーストランジスタN7から成り、前記カレントミ
    ラー出力端において電圧降下を確立するための手
    段１７ｃと、前記第１と第２の基準電圧の一方と
    そのソースとドレインの他方との間に接続された
    前記電圧ソーストランジスタN7をバイアスする
    手段１７ｃとより成る特許請求の範囲第１１項記
    載の水晶発振器。 １３ 前記第１と第２の基準電圧が最初に供給さ
    れると前記第１の対である前記第１の導電形のコ
    ンプリメンタリトランジスタN1のゲート電圧を
    その閾値近くに保持するための手段P7を更に有
    する特許請求の範囲第１項記載の水晶発振器。 １４ 前記ゲート電圧を保持するための手段は前
    記基準電圧VDD1の一方と前記第１の対である第１
    の導電形のコンプリメンタリトランジスタN1の
    ゲートとの間に接続されたソースとドレインと前
    記カレントミラーの入力端に接続されたゲートと
    を有する第２の導電形のトランジスタP7より成
    る特許請求の範囲第１２項又は第１３項記載の水
    晶発振器。 １５ 前記抵抗素子トランジスタと前記第１の対
    である第１のトランジスタのうち他方のトランジ
    スタは同一の導電形タイプのトランジスタである
    特許請求の範囲第１項記載の水晶発振器。 １６ 前記第１の対であるトランジスタのゲート
    は夫々前記個々のコンデンサを介して前記他の共
    振器端子に結合される特許請求の範囲第１項記載
    の水晶発振器。
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