JPS5936445B2 - 低電力化回路 - Google Patents

Description

【発明の詳細な説明】 本発明は相補型絶縁効果型トランジスタ（以下ＣＭＯ８
と略す）で構成した回路に関するものでその目的は回路
の消費する電力を低減させることにある。

以下図面に基すいて詳細に説明すると、第１図は従来の
ＣＭＯ８発振回路である。

ＣＭＯＳインバータ１の入力端と出力端を帰還抵抗２で
接続し、該出力端は出力抵抗６を介して振動子３の一方
の端子及び出力容量５の一方の端子に接続する。

振動子３の残る一方の端子はインバータ１の入力端に接
続すると共に入力容量４を介して接地される。

出力容量５の残る一方の端子は接地される。

第２図は第１図に於けるインバータ１の伝達特性で、点
Ｐは帰還抵抗によるバイアス電位を表わす。

発振状態では読点Ｐを中心に入力電位が変化するが、点
Ｐ付近では図に破線で示した様な貫通電流が流れるため
発振器の消費する電力は極めて大きい。

この貫通電流を低下させるには、トランジスタのスレッ
ショルド電圧を上げれば良いのであるが、しばしばこの
様な処置が採れない場合がある。

例えばステップモータを駆動する型の電子時計に於ては
、モータ駆動用トランジスタには極めて大きな電流容量
が要求される。

従って該トランジスタのチャネル巾を大きくしてオン抵
抗を下げる方法が必要となるが、この時スレッショルド
電圧の影響は２乗項としてオン抵抗の値に効いてくる。

即ち駆動トランジスタの占る面積を出来るだけ小さくす
るために、スレッショルド電圧も出来るだけ低くなる事
が望ましい。

一方同一集積回路内で種々のスレッショルド電圧のトラ
ンジスタを製造するには困難が供う。

従って発振用トランジスタのスレッショルドも駆動用ト
ランジスタと同一に作られる事が多い。

そこで発振回路に於ける貫通電流を下げる方法として、
発振用トランジスタのコンダクタンスを小さくするか、
あるいは第３図に示す如く、トランジスタのチャネルに
直列に抵抗要素を挿入する方法が用いられる。

第３図ａに示した回路に於て、抵抗体の値をＲとし、第
１図と同様の発振回路を構成した場合に消費する電流を
ＩＱとする時、両者の関係は第４図の如くなり、Ｒの位
置を大きく設定する事により消費電流を十分に小さくす
る事が出来る。

しかし発振出力はいずれ負荷としてのＣＭＯＳゲート回
路に供給されるはずであり、消費電流は該負荷をも含め
て検討すべきである。

どのような負荷が接続されるかは場合により異るが、一
般には１個のインバータで代表する事が出来る。

そこで第５図に示すように発振回路７に負荷としてＣＭ
ＯＳインバータ８を接続し、前と同様に抵抗値Ｒと消費
電流ＩＱの関係を求めると、第６図の如く抵抗値Ｒを増
加すると消費電流は最初は減少し、次に増加する。

これはＲを大きくすると振動子を駆動する電力も減少し
、次第に振動振巾が低下し、発振出力の立上り立下り時
間が大きくなり、更に振巾も低下して来るためインバー
タ８を流れる貫通電流が急速に増大するためである。

インバータ８を第３図に示した構成とすればインバータ
８の貫通電流は低下するが、出力波形の立上り立下り時
間が長くなり、後に続く負荷に対し、前記と同様の問題
が生ずる。

本発明は前記事項を考慮し、発振回路と負荷を含めて最
少の消費電力を得ようとするものである。

第７図は本発明の実施例であり、負荷ゲー ト回路８の
電源路にトランジスタ９及び１０を直列接続し、該トラ
ンジスタのゲートは容量１１を介して固定電位部である
電源側に接続すると共に抵抗１２を介してゲート回路８
の出力端に接続する。

第８図は第７図の構成の動作波形を示す。

発振器出力Ａはインバータ８により反転増巾されてＢ点
に現れる。

点Ｃには容量１１と抵抗１２による時定数に基すいて、
点Ｂの波形が伝達される。

インバータ８とトランジスタ９，１０を貫通する電流Ｉ
Ｑは、インバータ８の貫通タイミングとトランジスタ９
，１０の貫通タイミングとの位相ずれにより大巾に減少
する。

この様子は第８図に於て消費電流ＩＱが２０の如く減少
することがわかる。

第７図に示した実施例では立上り立下り特性が非常に良
い。

また抵抗１２の値を小さくすると点Ｂに於ける信号の振
巾を小さくする事が出来るため容量性負荷の消費電流を
更に下げる事が出来る。

なお容量１１はトランジスタ９，１０のゲート容量で代
用出来る。

またトランジスタ９，１０をゲート回路８を構成するト
ランジスタのドレイン側に挿入しても良い。

以上述べた実施例では発振回路の貫通電流は、発振用増
巾インバータのコンダクタンスを小さくするが、該イン
バータの電源路に抵抗分を挿入する事によって押え、こ
の結果発振出力波形が悪化して、該出力波形で駆動され
るゲート回路に流れる貫通電流をどう制限するかを主眼
として来た。

しかし貫通電流を減少させると言う点に於ては発振用イ
ンバータでも単なるゲート回路にも同じであり、異る点
は発振用インバータに於ては発振起動時に両方のチャネ
ルのトランジスタが共に電流を流し得る状態にバイアス
されていなければならないと言う条件が付は加わるのみ
である。

従ってこの条件が満たされるならば、前記の各実施例は
発振回路へ応用する事が出来る。

第９図は第７図に示した実施例を発振用インバータに適
用した例である。

この場合出力の立上り、立下り時間中、制御用トランジ
スタのうち電流を流すべき方のトランジスタは十分にオ
ンとなっているため、前記立上り立下り特性は非常に良
い。

このため、速い立上り立下り特性の入力を要求するフリ
ップ、フロップ回路等も、バッファー回路なしで駆動す
る事が可能である。

以上述べた如く、本発明によれば回路の消費する電力を
低減でき、時計の如き小型電子装置に好都合である。

なお、本発明の実施は任意の組合せを行っても良い事は
もちろんであり、また説明の簡略化のため論理回路とし
てインバータを示したが、これは他の機能の論理回路で
あっても良い事ももちろんの事である。

また第７図に示した回路は第１０図の如く、トランジス
タ９，１０のゲートをそれぞれ異る抵抗を介して出力端
に接続しても良い。

【図面の簡単な説明】

第１図はＣＭＯＳトランジスタを使った水晶発振器の代
表的な例を示す回路図、第２図はＣＭＯＳインバータの
特性図、第３図ａ、ｂは従来の電流制限回路図、第４図
、第６図は従来回路の消費電流特性図、第５図は負荷を
有する発振回路図、第７図は本発明の実施例を示す回路
図、第８図は第７図の動作波形図、第９図、第１０図は
本発明の更に他の実施例を示す回路図である。 ９．１０・・・・・・電流制御用トランジスタ、７・・
・・・・発振回路、８・・・・・・ゲート回路、１２・
・・・・・抵抗要素。

Claims (1)

1. 【特許請求の範囲】 １ 少くとも１つの入力端と１つの出力端を有し相補型
   絶縁ゲート型電界効果トランジスタで構成された論理回
   路の電源ライン内に、電流制御用絶縁ゲート型電界効果
   トランジスタを直列接続し、かつ抵抗を介して前記論理
   回路の出力端を前記電流制御用絶縁ゲート型電界効果ト
   ランジスタのゲート側に接続するとともに、容量を介し
   て該ゲート側を固定電位部に接続して成ることを特徴と
   する低電力化回路。 ２ 少くとも１つの入力端は発振回路の出力端に接続さ
   れていることを特徴とする特許請求の範囲第１項記載の
   低電力化回路。