JPS643374B2 - - Google Patents
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- JPS643374B2 JPS643374B2 JP2997780A JP2997780A JPS643374B2 JP S643374 B2 JPS643374 B2 JP S643374B2 JP 2997780 A JP2997780 A JP 2997780A JP 2997780 A JP2997780 A JP 2997780A JP S643374 B2 JPS643374 B2 JP S643374B2
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- JP
- Japan
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- signal
- polarity
- analog
- circuit
- digital
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は極性切替回路に関するものであり、特
に単極性デジタル、アナログ変換器（以下、単極
性DACと略す）を用いて逐次近似技術を使用し
たアナログ・デジタル変換器（以下、ADCと略
す）を簡単な構成で精度の優れたものとして実現
するに適した極性切替回路を提供するものであ
る。
に単極性デジタル、アナログ変換器（以下、単極
性DACと略す）を用いて逐次近似技術を使用し
たアナログ・デジタル変換器（以下、ADCと略
す）を簡単な構成で精度の優れたものとして実現
するに適した極性切替回路を提供するものであ
る。
近年、デジタル技術の長足の進歩に伴ない、従
来アナログ量として情報処理された分野において
も、ADCを用いてアナログ量をデジタル量に変
換した後、情報処理する傾向が強まつている。例
えば、従来電圧測定においては、電磁誘導の原理
を用いたアナログ電圧計等が用いられていたが、
このかわりにデジタル電圧計を使用することが普
及している。これはある電圧（アナログ量）をデ
ジタル電圧計内に収納したADCでデジタル信号
に変換し、このデジタル信号により表示部を駆動
して、十進数表示することにより測定を容易にし
ている一例である。
来アナログ量として情報処理された分野において
も、ADCを用いてアナログ量をデジタル量に変
換した後、情報処理する傾向が強まつている。例
えば、従来電圧測定においては、電磁誘導の原理
を用いたアナログ電圧計等が用いられていたが、
このかわりにデジタル電圧計を使用することが普
及している。これはある電圧（アナログ量）をデ
ジタル電圧計内に収納したADCでデジタル信号
に変換し、このデジタル信号により表示部を駆動
して、十進数表示することにより測定を容易にし
ている一例である。
ADCの変換方式としては、一般に積分形、逐
次近似形、並列形、縦続形等が実用化されてい
る。ADCにどの変換方式を用いるかの選択は、
ADCに必要とされる速度および精度で大別され
る。
次近似形、並列形、縦続形等が実用化されてい
る。ADCにどの変換方式を用いるかの選択は、
ADCに必要とされる速度および精度で大別され
る。
通常、高精度・低速形には積分形が多く用いら
れ、高速形には並列形、縦続形等が用いられ、逐
次近似形は比較的中精度・中速形に用いられてい
る。
れ、高速形には並列形、縦続形等が用いられ、逐
次近似形は比較的中精度・中速形に用いられてい
る。
従来、逐次近似形ADCは第１図の如き構成と
なるのが一般的である。第１図はアナログ入力端
子１と、アナログ入力信号をサンプル・ホールド
するためのサンプル・ホールド回路（以下、SH
回路と略す）２と、サンプル・ホールドされたア
ナログ入力信号を、その電気的極性により反転す
るための極性切替回路３、電圧比較器４、単極性
DAC６を制御するためのデジタル制御回路５よ
り構成されたADCの一例である。
なるのが一般的である。第１図はアナログ入力端
子１と、アナログ入力信号をサンプル・ホールド
するためのサンプル・ホールド回路（以下、SH
回路と略す）２と、サンプル・ホールドされたア
ナログ入力信号を、その電気的極性により反転す
るための極性切替回路３、電圧比較器４、単極性
DAC６を制御するためのデジタル制御回路５よ
り構成されたADCの一例である。
逐次近似形ADCは単極性DACの出力と、サン
プル・ホールドされたアナログ信号を電圧比較器
４で判定し、判定結果によりデジタル制御回路５
より単極性DAC６を制御することにより、アナ
ログ量をデジタル信号に変換するものである。
プル・ホールドされたアナログ信号を電圧比較器
４で判定し、判定結果によりデジタル制御回路５
より単極性DAC６を制御することにより、アナ
ログ量をデジタル信号に変換するものである。
第２図に、従来用いられていた極性切替回路と
SH回路を示す。第２図は第１図におけるSH回路
２および極性切替回路３をスイツチ２３，２４，
３１，３２，３３おび３４を用いて実現した一例
である。端子２１，２２，２６および２７とサン
プル・ホールド容量２５とスイツチ２３および２
４で構成されたSH回路２は、スイツチ２３およ
び２４がONのとき“サンプル状態”となり入力
アナログ信号をサンプル・ホールド容量２５に印
加する。次に、スイツチ２３および２４がOFF
となると“ホールド状態”となり、スイツチ２３
および２４がOFFになる直前の入力アナログ信
号を保持する。
SH回路を示す。第２図は第１図におけるSH回路
２および極性切替回路３をスイツチ２３，２４，
３１，３２，３３おび３４を用いて実現した一例
である。端子２１，２２，２６および２７とサン
プル・ホールド容量２５とスイツチ２３および２
４で構成されたSH回路２は、スイツチ２３およ
び２４がONのとき“サンプル状態”となり入力
アナログ信号をサンプル・ホールド容量２５に印
加する。次に、スイツチ２３および２４がOFF
となると“ホールド状態”となり、スイツチ２３
および２４がOFFになる直前の入力アナログ信
号を保持する。
端子２６，２７，３５および３６とスイツチ３
１，３２，３３および３４で構成された極性切替
回路３である。保持された入力アナログ信号はそ
の極性により、スイツチ３１および３３をONと
しスイツチ３２および３４をOFFにする状態と、
前記状態のスイツチを全て逆にした状態により、
保持された入力アナログ信号の極性を切替える動
作を行う。
１，３２，３３および３４で構成された極性切替
回路３である。保持された入力アナログ信号はそ
の極性により、スイツチ３１および３３をONと
しスイツチ３２および３４をOFFにする状態と、
前記状態のスイツチを全て逆にした状態により、
保持された入力アナログ信号の極性を切替える動
作を行う。
第２図における線分３７、端子３８および容量
３９は、極性切替回路３に接続される負荷（例え
ば第１図における電圧比較器４等）の等価回路を
示したものである。
３９は、極性切替回路３に接続される負荷（例え
ば第１図における電圧比較器４等）の等価回路を
示したものである。
第２図の動作例を以下に説明する。端子２１に
入力アナログ信号VINを印加し、端子２２は接地
する。端子３５は電圧比較器４に接続され、端子
３６は正出力DAC６の出力端子に接続される。
入力アナログ信号VINを印加し、端子２２は接地
する。端子３５は電圧比較器４に接続され、端子
３６は正出力DAC６の出力端子に接続される。
入力アナログ信号VINは、スイツチ３１，３
２，３３および３４がOFF、スイツチ２３およ
び２４がONでサンプル・ホールド容量２５に印
加されスイツチ２３および２４がOFFで入力ア
ナログ信号VINはサンプル・ホールド容量２５に
保持される。次に、正出力DAC６の出力電圧を
接地しスイツチ３１および３３をONする。電圧
比較器４の入力端子に保持された入力アナログ信
号が印加され、比較結果をデジタル制御回路５に
入力する。ここでアナログ入力信号VINが正極性
と負極性で極性切替回路３の動作が異なる。
２，３３および３４がOFF、スイツチ２３およ
び２４がONでサンプル・ホールド容量２５に印
加されスイツチ２３および２４がOFFで入力ア
ナログ信号VINはサンプル・ホールド容量２５に
保持される。次に、正出力DAC６の出力電圧を
接地しスイツチ３１および３３をONする。電圧
比較器４の入力端子に保持された入力アナログ信
号が印加され、比較結果をデジタル制御回路５に
入力する。ここでアナログ入力信号VINが正極性
と負極性で極性切替回路３の動作が異なる。
VIN＞０ のとき
スイツチ３１，３３OFF
スイツチ３２，３４ON
VIN＜０ のとき
スイツチ３１，３３ON
スイツチ３２，３４OFF
すなわち、アナログ入力信号が負の場合は、極
性判定後、スイツチ２１，３２，３３および３４
は状態が変更せず、アナログ入力信号が正極性の
場合はスイツチの状態を全て逆にすることにより
アナログ入力信号の極性を反転することができ
る。この極性反転は、正出力DACの出力電圧
VDACが正のため、電圧比較器４の判定レベルが
接地点となつているため、アナログ入力信号VIN
が正極性の場合には極性切替回路で極性を反転
し、電圧比較器４の入力電圧VCを式(1)の形にす
る必要があるためである。
性判定後、スイツチ２１，３２，３３および３４
は状態が変更せず、アナログ入力信号が正極性の
場合はスイツチの状態を全て逆にすることにより
アナログ入力信号の極性を反転することができ
る。この極性反転は、正出力DACの出力電圧
VDACが正のため、電圧比較器４の判定レベルが
接地点となつているため、アナログ入力信号VIN
が正極性の場合には極性切替回路で極性を反転
し、電圧比較器４の入力電圧VCを式(1)の形にす
る必要があるためである。
VC＝−VIN＋VDAC ……(1)
すなわち、式(1)においてVC＝０となる正出力
DACの出力電圧がVINと等しくなるように逐次近
似技術でデジタル制御回路５で正出力DACを制
御し、VC＝０となる制御信号が入力アナログ信
号VINのデジタル量となる。
DACの出力電圧がVINと等しくなるように逐次近
似技術でデジタル制御回路５で正出力DACを制
御し、VC＝０となる制御信号が入力アナログ信
号VINのデジタル量となる。
従来用いられていた極性切替回路には以下に説
明する欠点を有していた。第２図におけるサンプ
ル・ホールド容量２５の容量値をCHとし、容量
３９の容量値をCSとする。サンプル・ホールド容
量２５に蓄積される電荷QHは式(2)で与えられる QH＝CH・VIN ……(2) 次に、スイツチ３１および３３がONとなつた
ときの電荷は電荷保存則が成り立つため式（２−
１），（２−２）および（２−３）で表わせる。
明する欠点を有していた。第２図におけるサンプ
ル・ホールド容量２５の容量値をCHとし、容量
３９の容量値をCSとする。サンプル・ホールド容
量２５に蓄積される電荷QHは式(2)で与えられる QH＝CH・VIN ……(2) 次に、スイツチ３１および３３がONとなつた
ときの電荷は電荷保存則が成り立つため式（２−
１），（２−２）および（２−３）で表わせる。
QH＝Q′H＋QS ……（２−１）
Q′H＝CHV′IN ……（２−２）
QS＝CSV′IN ……（２−３）
ここで、電荷Q′Hは容量CHに蓄積された電荷、
電荷QSは容量CSに蓄積された電荷をそれぞれ示
す。入力アナログ信号VINの極性が負の場合は、
スイツチ３１および３３はONのままのため正出
力DAC６の出力電圧VDACがVINと等しくなるとき
には、容量３９の電荷QSは零となり、電荷の保
存則より、容量３９の電荷QSは全て容量CHにも
どるため、容量CHの両端の電圧は入力アナログ
電圧VINに等しくなる。
電荷QSは容量CSに蓄積された電荷をそれぞれ示
す。入力アナログ信号VINの極性が負の場合は、
スイツチ３１および３３はONのままのため正出
力DAC６の出力電圧VDACがVINと等しくなるとき
には、容量３９の電荷QSは零となり、電荷の保
存則より、容量３９の電荷QSは全て容量CHにも
どるため、容量CHの両端の電圧は入力アナログ
電圧VINに等しくなる。
一方、入力アナログ電圧VINが正極性のときは
スイツチ３１および３３はOFFとなり、スイツ
チ３２および３４がONとなる。
スイツチ３１および３３はOFFとなり、スイツ
チ３２および３４がONとなる。
このときの各容量に蓄積されるそれぞれの電荷
は、式（２−１），（２−２）および（２−３）を
参照して式（３−１），（３−２）および（３−
３）で表わせる。
は、式（２−１），（２−２）および（２−３）を
参照して式（３−１），（３−２）および（３−
３）で表わせる。
−Q′H＋QS＝−Q″H−Q′S ……（３−１）
Q″H＝V″INCH ……（３−２）
Q′S＝V″INCS ……（３−３）
入力アナログ電圧が負極性と同様に正出力
DAC６の出力電圧VDACが動作し式(1)が成り立つ
ときを考えると、式（３−１）より −Q′H＋QS＝−Q″H ……(4) 式(4)が成り立つ。式(4)に式(2)、（２−１），（２−
２），（２−３）および（３−２）を代入整理する
と式(5)となる。
DAC６の出力電圧VDACが動作し式(1)が成り立つ
ときを考えると、式（３−１）より −Q′H＋QS＝−Q″H ……(4) 式(4)が成り立つ。式(4)に式(2)、（２−１），（２−
２），（２−３）および（３−２）を代入整理する
と式(5)となる。
V″IN＝CH−CS／CH＋CSVIN ……(5)
式(5)より、入力アナログ電圧が正極のときは誤
差が大きくなることがわかる。この誤差はADC
において精度劣化の原因となるものであり好まし
いものではない。
差が大きくなることがわかる。この誤差はADC
において精度劣化の原因となるものであり好まし
いものではない。
本発明はかかる欠点を改善し、精度劣化を大幅
に改善するものであり、本発明を用いれば簡単な
構成で精度の優れた極性切替回路が実現できる。
に改善するものであり、本発明を用いれば簡単な
構成で精度の優れた極性切替回路が実現できる。
以下に実施例を用いて本発明を詳細に説明す
る。
る。
第３図は本発明の実施例の説明図である。第３
図において、第２図と同じ個所は同じ番号を用い
ている。第３図と第２図の相異点は容量３９の放
電用スイツチ４１を追加したことにある。
図において、第２図と同じ個所は同じ番号を用い
ている。第３図と第２図の相異点は容量３９の放
電用スイツチ４１を追加したことにある。
この放電用スイツチ４１は、スイツチ３１およ
び３３がONとなり入力アナログ信号の極性判定
後、入力アナログ信号の正負にかかわらず、スイ
ツチ３１および３４をOFFとし、放電用スイツ
チ４１をONさせて、容量３９に蓄積された電荷
QSを放電させることにある。電荷QSが十分に放
電後、入力アナログ信号の極性により、スイツチ
３１，３２，３３，３４の制御を前記した条件で
行うことになる。
び３３がONとなり入力アナログ信号の極性判定
後、入力アナログ信号の正負にかかわらず、スイ
ツチ３１および３４をOFFとし、放電用スイツ
チ４１をONさせて、容量３９に蓄積された電荷
QSを放電させることにある。電荷QSが十分に放
電後、入力アナログ信号の極性により、スイツチ
３１，３２，３３，３４の制御を前記した条件で
行うことになる。
以上説明したスイツチ動作を行ない、電圧比較
器６の入力電圧VCが零となるときのサンプル・
ホールド容量CHの両端の電圧V′INは式（２−１），
（２−２）および（２−３）から容易に求まり式
（６−１）および（６−２）で与えられる。
器６の入力電圧VCが零となるときのサンプル・
ホールド容量CHの両端の電圧V′INは式（２−１），
（２−２）および（２−３）から容易に求まり式
（６−１）および（６−２）で与えられる。
VIN＞ｏ V′IN＝CH／CH＋CSVIN
……（６−１）
VIN＜ｏ V′IN＝CH／CH＋CSVIN
……（６−２）
式（６−１）および（６−２）より判るように
本発明を用いれば、誤差が少なく、また入力アナ
ログ電圧の極性により誤差が異ならない優れた極
性切替回路が実現でき、特性の優れたADCが構
成可能である。
本発明を用いれば、誤差が少なく、また入力アナ
ログ電圧の極性により誤差が異ならない優れた極
性切替回路が実現でき、特性の優れたADCが構
成可能である。
なお、本実施例においては単極性DACとして
正出力DACを用いて説明したが、これは正出力
DACに限定されることはなく、負出力DACを用
いても、スイツチ３１，３２，３３および３４の
制御を逆にするだけで実現できるのはいうまでも
ない。
正出力DACを用いて説明したが、これは正出力
DACに限定されることはなく、負出力DACを用
いても、スイツチ３１，３２，３３および３４の
制御を逆にするだけで実現できるのはいうまでも
ない。
第１図は逐次近似形ADCの一般的構成図、第
２図は従来の極性切替回路の説明図、第３図は本
発明の実施例の説明図をそれぞれ示す。 １……アナログ入力端子、２……サンプル・ホ
ールド回路、３……極性切替回路、４……電圧比
較器、５……デジタル制御回路、６……単極性
DAC、２１，２２，２６，２７，３５，３６，
３８……端子、２３，２４，３１，３２，３３，
３４，４１……スイツチ、３７……線分、２５…
…サンプル・ホールド容量、３９……容量。
２図は従来の極性切替回路の説明図、第３図は本
発明の実施例の説明図をそれぞれ示す。 １……アナログ入力端子、２……サンプル・ホ
ールド回路、３……極性切替回路、４……電圧比
較器、５……デジタル制御回路、６……単極性
DAC、２１，２２，２６，２７，３５，３６，
３８……端子、２３，２４，３１，３２，３３，
３４，４１……スイツチ、３７……線分、２５…
…サンプル・ホールド容量、３９……容量。
Claims (1)
- １ アナログ入力信号を入力する入力端子と、該
入力端子に接続されて前記アナログ入力信号を保
持するサンプルホールド回路と、デジタル信号に
応じたアナログ信号を逐次出力する単極性デジタ
ル・アナログ変換器と、比較信号を接地電位と比
較する比較回路と、前記サンプルホールド回路に
保持された保持信号の電圧を前記比較回路の出力
にもとづいて前記アナログ信号の極性とは反対の
極性となるように切り換えるとともに、該切り換
えられた保持信号に前記アナログ信号を加えて前
記比較回路に前記比較信号として与える極性切替
回路と、前記比較回路の出力にもとづいて前記切
り換えられた保持信号と逐次出力される前記アナ
ログ信号とが等しくなつた時の前記デジタル信号
をデジタル出力信号として出力する手段とを含
み、前記極性切替回路は前記保持信号の電圧を第
１および第２の入力端に受け、前記比較回路の出
力にもとづいて、前記第１および第２の入力端を
前記単極性デジタルアナログ変換器からの前記ア
ナログ信号を受ける入力部および前記比較回路に
前記比較信号を出力する出力部に前記保持信号の
電圧が前記アナログ信号の極性とは反対の極性と
なるように選択して切り換えて接続しており、更
に前記出力部と前記接地電位に保持された回路点
との間にスイツチを有し、該スイツチは前記極性
切替回路の選択的切り換えに先立つて閉状態と
し、その後該スイツチを開状態としてから前記極
性切替回路が前記保持信号の極性の前記切り換え
を行うことを特徴とするアナログ・デジタル変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2997780A JPS56126317A (en) | 1980-03-10 | 1980-03-10 | Polarity switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2997780A JPS56126317A (en) | 1980-03-10 | 1980-03-10 | Polarity switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126317A JPS56126317A (en) | 1981-10-03 |
| JPS643374B2 true JPS643374B2 (ja) | 1989-01-20 |
Family
ID=12291012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2997780A Granted JPS56126317A (en) | 1980-03-10 | 1980-03-10 | Polarity switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56126317A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338971U (ja) * | 1989-08-25 | 1991-04-15 | ||
| JPH04359291A (ja) * | 1991-06-05 | 1992-12-11 | Sharp Corp | 画像信号処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4639715A (en) * | 1984-02-13 | 1987-01-27 | Intersil, Inc. | Flash analog to digital converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420647A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Integral analog-to-digital converter |
-
1980
- 1980-03-10 JP JP2997780A patent/JPS56126317A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338971U (ja) * | 1989-08-25 | 1991-04-15 | ||
| JPH04359291A (ja) * | 1991-06-05 | 1992-12-11 | Sharp Corp | 画像信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56126317A (en) | 1981-10-03 |
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