JPS61191124A - デイジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業−］二の利用分野 本発明は、ディジクル信号をｌビットづつ順次アナログ
電圧に変換する遂次型ディジクル・。

アナログ変換器の回路構成に関する。

従来の技術 ディジクル信号をアナログ信号に変換する回路として、
従来は２進荷重された抵抗１アレイと、ディジタル信号
に応じてアレイ中の抵抗１を選択するスイッチ、および
それらの抵抗を流れる電流の和をとる演算回路で構成さ
れる並列変換回路が用いられているが、モノリシック隼
積技術では抵抗アレイよりもコンデンサ・アレイの方が
精度よく作れるので、２進荷重されたコンデンサ・アレ
イとスイッチおよび演算増幅器を用いるスイノチド・キ
ャパシタ方式によるディジタル・アナログ（以下Ｄ／Ａ
と略称）変換器が提唱されている。

発明が解決しよう゛とする問題点 コンデンサ・アレイによる方式では、ディジタル信号の
各ビットを同時にアナログ電圧に変換するので、高速の
変換がｎｆ能であるが、ディジクル信号のビット数の増
加と共にコノデフすとスイッチの数が急激に増加する。

又、用いる演算増幅器のオフ十ノド電圧や集積化した際
に回路の各節点と接地される基板間に浮遊する浮遊容量
が変換精度に影響するので、ビット数の大きいＤ／Ａ変
換器の実現は困難であった。

本発明は、このような点にかんがみて創案されたもので
、変換速度は低速ではあるが、簡単な構成で高精度のＤ
／Ａ変換器を提供することを目０勺としている。

問題点を解決するための手段 第１図は本発明のＤ／Ａ変換器の基本構成であって、１
は電荷制御回路で、６はスイッチ制御回路である。アナ
ログ電圧に変換されるべきディジタル信号はスイッチ制
御回路６のディジクル信号入力端子←１）に入力される
。スイッチ制御回路６の出力は電荷制御回路】を構成し
ている各スイッチの制御端子に接続されている。

作　　用 変換されるべき２進のディジクル信号すをｂ　−＝　ｂ
１ｂ２−・ｂｎ（ＩＩ （ｂ＋が最上位桁（以下、ＭＳＢと略称、ｂｎが最下位
桁（ＬＳＢと略称）とする）、基準電圧をＶｒとすると
、Ｄ／Ａ変換後のアナログ電圧Ｖａは次式によって表わ
される； Ｖａ＝　（２’ｂ＋　＋２　’ｂ２＋−−＋　２−ｎｂ
ｙＬ）　Ｖｒ＝Σ２−”ｂｉＶγ　　　　　　　　　　
　（２）ｎビットのディジタル信号すをその最下位桁ｂ
ｎから順次アナログ電圧に変換する第１の直列式Ｄ／Ａ
変換を考えよう。この第１の方法の６番目の過程で得ら
れる電圧をＶ＋（Ｚ）とすると、最終的なアナログ電圧
Ｖαは次のアルゴリズムによって得られる； Ｖ＋（ｏ）＝０　　　　　　　　　　　　　（３−１）
Ｖ＋（Ｚ）７［Ｖ＋（ｚ−＋）＋ｂｙＬ＋１−ｊＶｒｌ
／２　　　（３−２）ＶｙＬ（Ｚ）−Ｖａ　　　　　　
　　　　　　　（３−３）ｉ＝ｌ、２、・・・・・・、
ル 即ち、り士ソト状態（第（３−］）式）から出発して、
乙回目の電圧Ｖ＋（Ｚ）を、変換すべき当該ビットＩ〕
ｒｔ＋　＋　−ｉが１の場合には前回の電圧Ｖ（乙−１
）と基準電圧との和を半分に、　当該ビｙ　トｂｎ−ｘ
−ｉがＯの場合には前回の電圧Ｖ　（ｉ　−＋　）を半
分にする操作をル回繰り返せば所望のアナログ電圧Ｖａ
が得られる。この過程のり七ノド作用を第１図の電荷制
御回路１を構成しているスイッチ１６が行い、前回の電
圧Ｖ、（ｚ−＋）の記憶作用と第（３−２）式の演算を
、当該ピノ）ｂｎ−ｘ−ｉが１かＯか判断してスイッチ
制御信号を作るスイッチ制御回路６の制御の下に、電荷
制御回路１が行う。より具体的な作用は実施例で述べる
。

一方、ｎビットのディジタル信号をその最上位桁（ＭＳ
Ｂ）から変換する第２の方法では、次のアルゴリズムに
よって所望のアナログ電圧Ｖａを得ることができる： Ｖ２（０）＝　Ｏ（４１） Ｖ２（乙）＝　Ｖ２　（Ｌ　　　＋　　）＋ｂ乙２−乙
Ｖｒ　　　　　　　　　　　　（４−２）Ｖ２（ｒＬ）
＝　Ｖａ　’　””　　　’　　　　　　　　（４−３
）ｉ＝］、２、・・・・・・、ｎ 第（４−２）式でＶ２（ｊ）はこの第２の方法の２番［
１の過程で得られる電圧である。第１の方法の場合と同
様、第（４−１）式のり士ｙ　ｔ・はスイッチ１６を閉
じることによって行う。第（４−２）式の作用、即ち、
分割された基準電圧２　’Ｖｒの生成と当該ビットｂｉ
に応じてこの基準電圧を前回の電圧Ｖ（Ｌ−＋　）に重
量し、これを記憶することは、スイッチ制御回路６の制
御の下に電荷制御回路１が行っている。この詳細な作用
も実施例で述べる。

実施例 第２ａ図は上記第１の方法のＤ／Ａ変換を行う本発明の
実施例であって、１が電荷制御回路、６がスイッチ制御
回路である。この実施例ではコンデンサの数ｐは２、電
荷制御回路１の入力　　　　□信号端子の数ｍは１であ
り、この入力端子には基準電圧Ｖｒが入力される。コン
デンサ２１とコンデンサ２２には容量の等しいものが用
いられている。スイッチ制御回路６は変換されるべきデ
ィジクル信号と第２ｂ図に示す２相りロック信号φを受
けて、電荷制御回路１の各スイッチの開閉を制御する信
号を作っている。電荷制御回路１はこの制御信号の下に
作用し、第（３−２）式のアルゴリズムヲ実行する。こ
のアルゴリズムが実行される過程を、４ビツトのディジ
クル信号ｂ　＝　ｂ＋ｂ２ｂａｂ４＝　１００１の変換
を例として説明する。説明を簡潔にするため、演算増幅
器１１のオフセクト電圧はＯと仮定する。変換作用に先
立ち、電荷制御回路１を初期状態にするため、ス号φＲ
によってスイッチ１６が閉じ、演算増幅器１１の反転入
力端子と出力端子】８が短絡されるので、出力電圧Ｖ＋
（０）は０となる（第（３−１）式）。又、スイッチ４
２が閉じるので、コンデンサ２２は放電しその端子間電
圧Ｖ２２も０となる。リセット信号φＲの直後のφクロ
ックパルスから変換が開始される。最初に入力されるピ
ノ）（ＬＳＢ）はこの例では１であるので制御信号Ｓ１
がスイッチ制御回路６から出力され、スイッチ５１をオ
ンにする。

同時にスイッチ】１もφクロックパルスでオンになるの
で、コンデンサ２１は図示の極性で基準電圧Ｖｒに充電
される。次のａパルスで、スイッチ１６はオフ、スイッ
チ３１とスイッチ３２がオンとなるので、コンデンサ２
１とコンデンサ２２は並列に接続される。この時の演算
増幅器１１の出力電圧Ｖ＋（１）は、コンデンサ２２の
端子間電圧に等しく、コンデンサ２１の容量をＣ２１、
コンデンサ２２の容量をＣ２２とすれば、Ｃ２！＝Ｃ２
２であるので、となり、第（３−２）式で、ｔ＝１、ｂ
ｒＬ＝１　とした値となる。

次のビットｂ３はＯである。従って、φパルス時にスイ
ッチ４１とスイッチ１６がオンとなり、コンデンサ２１
は放電し、その端子間電圧Ｖ２１はＯとなる。一方、コ
ンデンサ２２は、スイッチ３２とスイッチ４２がオフと
なっているので開放状態にあり、電圧Ｖ＋　（１）を保
持している。次のａ２クロノクハルス（第２ｂ図参照）
でコンデンサ２１とコンデンサ２２は再び並列に接続さ
れるので、演算増幅器１１の出力電圧Ｖ＋（２）は、 となる。これでビットｂ３の変換を終了し、次のビット
ｂ２の変換に移る。このビットも０であるので、φ３ク
ロック時にコンデンサ２１は放電され、ａ３クロック時
にコンデンサ２２の端子間電圧は半減され、演算増幅器
１１の出力電圧Ｖ＋（３１は、となる。最上位ビットｂ
１はｌである。従って、φ４クロック時にスイッチ制御
信号Ｓ１が出力され、スイッチ５１がオンとなり、同時
にスイッチ１６もオンとなるので、コンデンサ２１は基
準電圧ｖｒに充電される。この時、スイッチ３２とスイ
ッチ４２は共にオフであるので、コンデンサ２２は前回
までの電圧Ｖｌ（３１を保持している。次のクロックパ
ルスφ４でコンデンサ２１とコンデンサ２２は並列に接
続されるので、演算増幅器ｌ］の出力電圧Ｖ＋（４１は となる。この電圧は第（２）式で、ｎ＝、４、ｂ＋＝１
、ｂ２＝０、ｂ３−０、ｂ４＝１　とした電圧Ｖａ＆引
等しく、変換が正しく行われたことを示している。

これまでの説明では演算増幅器１１．のオフセット電圧
がＯであるとしたが、演算増幅器１１がオフセント電圧
Ｖｏｓを有する場合は、演算増幅器の仮想接地の条件よ
り、その反転入力端子、即ち第２ａ図の節点イの電位は
オフナツト電圧Ｖｏｓとなっている。従って、コンデン
サ２１とコンデンサ２２の端子間電圧は上記変換過程に
現われる端子間電圧よりもオフセット電圧ＶＯ６だけ低
い値となる。しかし乍ら、演算増幅器１１の出力電圧Ｖ
＋（ｔ）はコンデンサ２２の端子間電圧と節点イの電圧
との和となるので、オフセクト電圧は相殺されて、変換
されたアナログ電圧には含まれない。

次に、第２ａ図の回路の各節点、イ、口、ハ、二と接地
間に浮遊容量が存在するとして、その影響について考察
する。節点イと接地間の浮遊容量は、演算増幅器１１の
反転入力端子に関する仮想接地の条件より、常に演算増
幅器１１のオフセット電圧に充電されており、各スイッ
チの開閉に伴う電荷の移動はない。従って、この浮遊容
量は変換動作に何ら影響しない。節点口に付随する浮遊
容量は、スイッチ５１がオンの時は基準電圧Ｖ丁に、ス
イッチ３】がオンの時は演算増幅器１１の出力電圧に充
電され、スイッチ４１が゛オンの時には充電された電荷
は接地側に放電されるので、コンデンサ２１を経て演算
増幅器１１の反転入力端子に流れることはない。同じこ
とは、節点ハ、二と接地間の浮遊容量についてもぎえる
ので、第２ａ図の回路の各節点と接地間の浮遊容量は変
換精度に何ら影響しない。

第３図は第２の方法のＤ／Ａ変換アルゴリズムを行う本
発明の実施例であって、電荷制御回路１には３つの（ｐ
＝＝３　）容量値の等しいコンデンサが用いられている
。又、入力信号端子の数ｍは１であり、この端子１７は
基準電圧Ｖγの電圧源に接続されている。スイッチ制御
回路６は、クロック入力端子６２から入力される第２ｂ
図に示スφクロック・パルスとディジタル信号入力端子
６１から入力されるディジタル信号とから、リセット信
号φＲ、スイッチ制御信号Ｓ３、Ｓ４、Ｓ５を作ってい
る。このＤ／Ａ変換器の作用も４ビツトのディジクル信
号、ｂ二ｂＩｂ２ｂ３ｂ４−１００１、の変換を例とし
て説明する。説明を簡潔にするため、演算増幅器１１の
オフセット電圧は０とする。

変換作用に先立ち、リセット信号φＲによって回路を初
期状態にする。この時、演算増幅器１１の反転入力端子
と出力端子１８はスイッチ１６によって短絡され、演算
増幅器１１の非反転入力端子は接地されているので、そ
の出力電圧Ｖ２（ｏ）はＯとなる、（第（４−１）式）
。又、り士ソト信号φＲによってスイッチ５１がオンと
なるので、節点口の電位は基糸電圧■７となり、節点イ
の電位は０であるので、コンデンサ２１は基準電圧■γ
に充電される。一方、コンデンサ２２とコンデンサ２３
は、リセット信号φＲによってスイッチ４１とスイッチ
４２がオンとなり節点ハと節点二が接地されるので、端
子間電圧はＯとなっている。

す七ノド信号φＲの直後のクロック・パルスφ１（第２
ｂ図参照）で、スイッチ３１とスイッチ３２がオンにな
り、コンデンサ２１とコンデンサ２２が並列に接続され
る。コンデンサ２１の容量Ｃ２１とコンデンサ２２の容
量Ｃ２２は等しく選ばれているので、この作用によって
コンデンサ２１の電荷の半分がコンデンサ２２に移り、
コンデンサ２２の電荷量はＣ２２Ｖｒ／２となる。次の
クロック・パルス込１によってスイッチ旧がオンするの
で、コンデンサ２２′はこの電荷を放電する。放電経路
は、ディジタル信号の当該ビットによって、スイッチ３
３かスイッチ１６かのいずれかが選択される。

この例ではｂｌが１なのでスイッチ制御信号Ｓ４が出力
され、放電経路としてはスイッチ３３の経路が選択され
るので、コンデンサ２２から放電される電荷はコンデン
サ２３を充電する。電荷保存の法則により、コンデンサ
２３に充電される電荷量はコンデンサ２２によって放電
される電荷量に等シイ。又、コンデンサ２２とコンデン
サ２３として同じ容量のものを用いれば、この作用によ
って生じるコンデンサ２３の端子間電圧、即ち、φ１ク
ロック時の演算増幅器１１の出力電圧Ｖ２　（１）はと
なる。第（９）式は、第２の方法の第（４−２）式で示
されるアルゴリズムが１同突行されたことを示している
。この作用で、最上位ビットｂ１の変換を終了する。終
了時、コンデンサ２１の端子間電圧はＶτ／２、コンデ
ンサ２２の端子間電圧は０、コンデンサ２３の端子間電
圧はｖｒ　／　２となっている。次のクロック・パルス
φ２でスイッチ３１とスイッチ３２がオンとなり、コン
デンサ２１とコンデンサ２２が再び並列に接続されるの
で、コンデンサ２１に蓄積されていた電荷の半分がコン
デンサ２２に移される。コンデンサ２２に移された電荷
Ｃ２２・Ｖ？−／４は次のａ２クロック・パルスでスイ
ッチ旧がオンになるので再び放電される。当該ビットｂ
２がこの例では０であるので、放電経路として今度はス
イッチ１６が選択される。従って、コンデンサ２３上の
電荷は何ら変化しない。これで、ビットｂ２の変換を終
了する。終了時、コンデンサ２１の端子間電圧はｖｒ　
／　４、コンデンサ２２の端子間電圧は０１コンデンサ
２３の端子間電圧は■γ／２となっている。次のビット
ｂ３も０であるので、その変換過程はｂ２の場合と同じ
である。コンデンサ２３の端子間電圧は変化せず、φ３
クロック時のコンデンサ２１とコンデンサ２２の端子間
電圧はそれぞれ■７／８．０となっている。最下位ビッ
トｂ４は１である。従って、φ４クロック時にコンデン
サ２２に移された電荷Ｃ２２・■ｒ／１６ハ、次のめ４
クロック時にコンデンサ２３に転送され、これ迄の過程
でコンデンサ２３に蓄えられていた電荷Ｃ２３・■ｒ／
２に重量される。従って、φ４クロック時のコンデンサ
２３の端子間電圧、即ち、演算増幅器１１の出力電圧Ｖ
２ｆ４）は となる。この値は第（２）式でｎ＝４、ｂ！＝１、ｂ２
＝ｂ３＝０、ｂ４＝１とした時の値に等しく、変換が正
しく行われたことを示している。

第３図の回路の各節点イ、口、ハ、二と接地間に浮遊容
量が存在しても、又、演算増幅器１１にオフセット電圧
が存在しても、第２ａ図の実施例に関してなされたのと
同じ理由により、これらは変換作用に何ら影響しない。

発明の効果 以上述べたように、本発明によれば、極めて簡単な回路
構成で精度よくディジタル信号をアナログ電圧に変換で
きる。又、遂次比較型アナログ・ディジタル変換器にも
応用できるので、本発明はディジタル領域とアナログ領
域のインターフェイスとして極めて有用である。

【図面の簡単な説明】

第１図は本発明のディジタル・アナログ変換器の構成図
、第２ａ図は本発明の第１の実施−であって、ディジタ
ル信号をその最下位ビットから順次アナログ電圧に変換
するディジタル・アナログ変換器の回路図、第２ｂ図は
クロック・パルスのタイミング図、第３図は本発明の第
２の実施例であっそ、ディジタル信号をその最上位ビッ
トから順次アナログ電圧に変換するディジタル・アナロ
グ変換器の回路図。 第１図、第２ａ図、第３図において、１は電荷制御回路
、６はスイッチ制御回路である。

Claims (1)

【特許請求の範囲】
1. 非反転入力端子が接地された演算増幅器（１１）と、演
   算増幅器（１１）の反転入力端子に接続されるｐ個のコ
   ンデンサ（２１〜２ｐ）と、これらの各コンデンサと演
   算増幅器（１１）の出力端子との間に接続されるｐ個の
   スイッチ（３１〜３ｐ）と、上記コンデンサとスイッチ
   の接続点と接地間に接続されるｐ個のスイッチ（４１〜
   ４ｐ）と、ｍ個の入力端子と上記ｐ個のうちのｍ個のコ
   ンデンサの演算増幅器（１１）の反転入力端子に接続さ
   れない端子との間に接続されるｍ個のスイッチ（５１〜
   ５ｍ）、および演算増幅器（１１）の反転入力端子と出
   力端子との間に接続されるスイッチ（１６）とからなる
   電荷制御回路（１）と、スイッチ制御回路（２）の２つ
   の回路で構成されるディジタル・アナログ変換器。