JPS643790B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エレベータの速度指令に関し、特に
デジタル計算機を用いた場合に好適な速度指令発
生装置に係る。

〔従来の技術〕

一般にエレベータに於ては、良好なエレベータ
特性を得るために、加速時は時間の経過に伴つて
増大する加速指令信号と上記エレベータに連結さ
れた速度発電機の出力信号との偏差に応じて加速
制御を行ない、減速時には上記速度発電機の出力
信号とエレベータの減速位置に応動して減少する
減速指令信号との偏差に応じて減速制御を行なう
方法が採用されている。

この場合、減速時の特性を良好なものにするた
め、減速指令に多数の位置要素を入れる必要があ
り、このため多数の高価な位置検出器が必要とな
るので、コストアツプと同時に信頼性の低下をま
ねくことになる。

そこで、この欠点を除去する手段として、エレ
ベータ駆動用電動機の回転数に比例した信号を検
出し、この信号をカウンタでカウントし、このカ
ウンタの出力をデコーダでデコードし、この出力
をラツチで記憶して、電動機の回転数に比例した
信号を積算してエレベータの走行位置を検出する
ことにより位置検出器の数を減少させる方法が開
発されている。

この場合、カウンタは上記電動機の回転数に比
例した信号が入力されたとき、この信号をカウン
トできる状態にしておき、エレベータが減速開始
点に達するまではカウンタには上記電動機の回転
数に比例した信号は入力せず、減速開始点より入
力するようにして電動機の回転数に比例した信号
をカウンタでカウントしてエレベータの走行位置
を検出することが考えられる。

しかし、このような方法では、乗心地を考えて
加減速度がほぼ一定になるように減速度パターン
を決定するため、エレベータの停止距離と速度の
関係は平方根曲線になる。そこで、このパルスの
数を数えて速度曲線に変換するカウンタ、および
デコーダの調整は繁雑な作業となり、価格も非常
に高価となる欠点があつた。

また、加速時においては、突然加速したり、エ
レベータが加速を開始した場合に出発方向と逆方
向へ一度動いてから目的方向へ進むということが
ないようにするため、負荷補償回路を用いてい
た。

ところが、この負荷補償回路は、複数種類の負
荷に応じた加速パターンを発生させるアナログ回
路をリレー接点で切換えていた。

このため、回路が複雑になるとともに、エレベ
ータが据付けられる種々の建物に対して最大公約
数的な補償しか行なえず、エレベータ利用者に対
しサービスの低下ともなる欠点があつた。

そこで、複数回路の切換え、および素子の微妙
な調整を行なつてエレベータの速度指令を発生し
ていたことが問題視され、デジタル計算機および
デジタルアナログ変換器を用いることによつて、
単一回路構成で複数種類のエレベータの速度指令
を発生させる装置が所望され、開発されるに至つ
た。

第１図はデジタル計算機を用いた従来のエレベ
ータの速度制御装置のブロツク図である。エレベ
ータの乗かご１はカウンタウエイト２とともに、
ロープ３を介してシーブ４につるべ状に吊られて
いる。シーブ４は減速機５を介してエレベータ駆
動用三相誘導電動機６および電磁ブレーキ７に連
結されており、上記誘導電動機６には、走行距離
に比例したパルスを発生するもの、例えば交流速
度発電機８が連結されている。

Ｒ，Ｔ，Ｓは三相交流電源で、主接点回路１７
の開閉器の組合せで上昇，下降，保守運転，通常
運転等の切替えを行ない、サイリスタ制御装置１
６に接続されている。ここで、サイリスタ制御装
置１６は、サイリスタ又はサイリスタと開閉器の
組合せから構成されており、移相器１５によつて
制御されている。前記移相器１５はデジタル計算
記、例えば第２図に示すようなマイクロコンピユ
ータ１４により、速度発電機８からの信号を入力
して帰還制御を行なう。この帰還制御によつて、
エレベータの乗かご１は、マイクロコンピユータ
１４によつて発生された速度指令１８と相似の速
度で運行することができる。

上記速度指令１８は、波形整形回路１２からの
位置信号、速度発電機８（波形整形回路１３）か
らの速度信号、エレベータ制御装置１９、および
内部クロツクを入力としたマイクロコンピユータ
１４によつて生成される。

ここで上記位置信号は、乗かご１に取付けられ
た位置検出器１０，１１が塔内に設けられたしや
へい板９を横切つたときに動作するときの信号
と、エレベータの乗かご１とテープで結ばれ、エ
レベータの乗かごの位置をシミユレーシヨンする
フロアコントローラ４０の位置検出器の信号を波
形整形回路１２を介して得られたものである。

マイクロコンピユータ１４は、第２図の破線部
に示すもので、マイクロプロセツサ（略して
MPU）２０、このMPU２０の動作タイミングを
決定することと特定時間間隔の経過をMPU２０
に知らせるクロツク２１、マイクロコンピユータ
１４とデジタルの外部信号をやりとりするための
ペリフエラルインターフエイス（PIA）２２，２
３，２４，２５、MPU２０の動作の手順書が書
込まれているROM（リードオンリメモリ）２６、
MPU２０の作業エリアとして一時記憶に用いら
れるRAM（ランダムアクセスメモリ）２７、各
素子間のデータをやりとりするデータバス２８、
メモリ等のアドレスや素子を選択したり、クロツ
ク、割込信号等をやりとりするコントロールバス
２９からなつている。速度発電機８，波形整形回
路１３の出力信号は、信号の立上り又は立下りを
認知してフラグを立てるようにPIA２２のレジス
タを設定する。波形整形回路１２からの位置信号
はデジタル信号を入力とするように設定される
PIA２３に入力される。移相器１５への速度指令
は、PIA２４の出力であるデジタル信号をアナロ
グ信号に変換するＤ／Ａ変換器３０，フイルタ回
路３１を介してマイクロコンピユータ１４より出
力される。また、エレベータの保守員の操作盤や
エレベータの制御装置１９（第１図）からの入力
は、入出力装置３２を介してPIA２５に入力され
る。

このような構成のマイクロコンピユータ１４
は、第３図に示すようなプログラムによつて動作
する。主プログラム１００は、エレベータの電源
投入や故障の時の再起動後にイニシヤライズ１０
１を行ない、エレベータ停止中の処理１０２，エ
レベータ運転開始の処理１０３，加速パター発生
の処理１０４，定常走行パターン発生の処理１０
５，減速パターン発生の処理１０６，減速が終了
したときに、またエレベータ停止中の処理に戻る
閉ループを構成している。

イニシヤライズのステツプ１０１は第４図に示
すように、MPU２０が割込みを受付けないよう
にするステツプ１１０、PIA２２，２３，２４，
２５の入出力の方向選択と、入力の立上り（又は
立下り）を認知したときにフラグを立てる立て方
を決める初期値設定ステツプ１１１、一定時間経
過を知らせるクロツク（以下タイマと称す。）の
初期値設定ステツプ１１２、加速時にどこまで加
速したかを判断するための変数COUNTを零にす
るステツプ１１３、スタツクポインタ，インデツ
クスレジスタ等のMPU２０の内部レジスタ類の
初期値設定ステツプ１１４、割込みマスクを解除
し、割込みを受けつけるようにするステツプ１１
５、および主プログラム１００にもどるステツプ
１１６からなつている。

エレベータの停止中のステツプ１０２は、第４
図のステツプ１１３と速度指令には関係のない処
理からなつている。

エレベータ運転開始のステツプ１０３は、第５
図のように、エレベータの負荷状態をPIA２５よ
り検出して負荷状態を判断するステツプ３０１に
より、軽負荷のときにはインデツクスレジスタを
パターンＡの先頭アドレスにするステツプ３０
２、更にパターンＡより重い負荷にはインデツク
スレジスタをパターンＢに、重負荷の場合にはパ
ターンＺの先頭アドレス（第１０図）をインデツ
クスに入れるステツプ３０３のいずれか一つを実
行した後、インデツクスが示すアドレスのデータ
をPIA２４を介してＤ／Ａ変換器３０に出力する
ステツプ３０４、インデツクスレジスタの内容と
OFSの値を加えた数値をアドレスとするメモリ
の内容をタイマに代入するステツプ３０５、イン
デツクスとカウンタの内容を１増加させるステツ
プ３０６、主プログラムに戻るステツプ３０７か
ら成つている。

加速発生パターン１０４は、タイマがカウント
を終了するまでダイナミツクストツプ（外部から
みると閉ループに入りこんであたかも停止状態の
ようにみえる）状態になるステツプ４００、カウ
ント数がデバイド運転（エレベータが短かい階数
を次にサービスする場合、加減速度の関係から最
高速度まで加速せずに、中間速度で運転すること
を言う。）へ移行する状態になつたときに、中間
速度を行なあうか最高速度まで加速を行なうかを
決定するステツプ４０１、デバイド運転を行なう
場合、インデツクスをデバイド運転パターンのあ
る先頭アドレス（第１０図参照）に設定するステ
ツプ４０２、デバイド運転を行なわない場合はス
テツプ４０２を無視しその次の第５図と同様なス
テツプ３０４からステツプ３０６を行ない、イン
デツクスの内容、又はカウンタの内容から加速が
終了したかを判断し、終了していなければステツ
プ４００へ戻り、終了したならば次へ進むステツ
プ４０３、主プログラムへ戻るステツプ４０４か
らなつている。

定常走行時の処理１０５は、Ｄ／Ａ変換器の出
力をホールドしておくステツプ５０１、インデツ
クスレジスタに減速パターンの先頭アドレスを入
れ、減速開始点の位置信号１２が入力されるまで
ダイナミツクストツプの状態となるステツプ５０
３、減速開始の信号を受けとると、インデツクス
の内容をアドレスとするメモリの内容をＤ／Ａ変
換器３０へ出力し、速度発電機のパルスの数を数
え次の速度指令を発生させるための変数COUNT
にインデツクスの内容とOFSを加えたアドレス
で示されるメモリの内容を代入するステツプ５０
４、主プログラム１００へ戻るステツプ５０５か
ら成つている。

減速パターンを発生させるステツプ１０６は、
PIA２３の内容から位置検出器が動作しているか
を判断し、動作している場合はステツプ６０２
へ、動作していない場合はステツプ６０１へ移行
るするステツプ６００、速度発電機（PG）８の
パルスの立上り（又は立下り）を検出しない場合
はステツプ６００に戻るステツプ６０１、速度発
電機のパルスを検出するとCOUNTの内容を１減
じるステツプ６０３、COUNTの内容が零になら
ない場合はステツプ６００に戻り、COUNTの内
容が零になつて速度指令を変化させる時刻が来た
かを判断するステツプ６０４、インデツクスの内
容を１増すステツプ６０５、位置検出器が動作し
た場合にどの位置検出器が動作したかを判断する
ステツプ６０２、次に実行するステツプ５０４、
減速終了位置検出が動作したかを判断し、動作が
未終了ならばステツプ６００へ飛ぶステツプ６０
６、主プログラム１００に戻るステツプ６０７か
らなつている。ここで動作位置の判定ステツプ６
０２は、第９図に示すように、位置検出器（ポジ
と略称する。）Ａが動作したか否かを判定し動作
した場合にはステツプ６１３へ飛ばすステツプ６
１０、ポジＢが動作したかを判定するステツプ６
１１、最終ポジが動作したかを判定するステツプ
６１２、ポジＡが動作している場合にインデツク
スをポジＡの動作時アドレスを代入するステツプ
６１３、インデツクスにポジＢの動作アドレスを
代入するステツプ６１４、減速終了フラグを立
て、インデツクスレジスタを最終ポジ動作アドレ
スにするステツプ６１５、主プログラムへ戻るス
テツプ６１６からなつている。

第１０図にメモリマツプを示す。加速パター
ン，減速パターン等の複数のパターンを記憶し、
ステツプ３０２，３０３，４０２，５０２，６１
３，６１４が実行される毎に速度指令パターンを
変化させる。

このようなソフト構成にすると、エレベータの
制御装置１９が出発合図をマイクロコンピユータ
１４に知らせると、マイクロコンピユータ１４は
第３図のステツプ１０３を実行する。この場合、
エレベータの負荷を軽負荷、運転速度は最高速度
まで加速すると仮定すると、第１０図に示すメモ
リマツプのパターンＡの先頭アドレスADRAの
アドレスの値をインデツクスレジスタに格納し、
カウント値を零に設定する。このステツプ１０３
では、次にインデツクスで示されるアドレスのデ
ータ、即ち第１０図のメモリマツプのADRAの
データをPIA２４に出力する。そうすると前記
PIA２４からの出力はＤ／Ａ変換器３０でアナロ
グ信号に変換され、フイルタ３１を通り移相器１
５に出力する。そうすると移相器１５はエレベー
タの乗かごの速度を移相器の入力と一致させるよ
うに制御を行なう。次に、マイクロコンピユータ
１４はインデツクスレジスタの内容とオフセツト
値（OFS）を加えたものをアドレスと見なし、
ROM２６に書込まれていて、第１０図に示すア
ドレスマツプのADRA＋OFSのデータT₀を取り
出してきて、ソフトウエアタイマに格納、即ち
TIMERに格納する。

このときのインデツクスレジスタの内容、
COUNTの内容、及びＤ／Ａ変換器の出力の関係
を示したのが第１１図ａの時間０である。また、
この場合のＤ／Ａ変換器３０の出力の波形を第１
２図ａに、その出力がフイルタ回路３１を通ると
第１２図ｂの速度指令１８に、エレベータの乗か
ごの速度は第１２図ｃに示す関係の時間が零に対
応する関係となる。

次に、COUNT値がｉで、マイクロコンピユー
タ１４はステツプ４００を実行していると仮定す
る。

このようにすると、ｉ＝１の場合、即ちステツ
プ１０３を実行して、ステツプ１０４を実行する
場合も同様に考えられるので、ここでは代表して
COUNT値をｉとする。

TIMERには時間をカウントする値T_i-1がすで
に格納れているので、その値が零になると第１１
図ａで、時間が_i 〓^R=0 T_Rの関係が示すインデツクス
の値ADRA＋ｉ、COUNT値ｉ、Ｄ／Ａの出力
をD_iにするように、マイクロコンピユータ１４は
プログラムを実行する。この場合Ｄ／Ａ変換器３
０の出力、速度指令１８、及び乗かご１の速度の
関係は第１２図の時間t₁の示す値となる。このよ
うにして、COUNT値がｅ、又はインデツクスの
値がADRA＋ｅとなると加速を終了させ、速度
指令を一定にしておき、定常走行状態に移行す
る。なお重負荷、又は短階床運転を行なうとき
は、インデツクスの値をそのパターンの格納され
ているアドレス、例えば短階床運転とすると
ADRDVに設定すると全く同じような手順で異な
つたパターンを発生できる。

次に減速はエレベータの位置検出器Ａが動作す
ると第７図のステツプ５０４を実行する。この場
合インデツクスレジスタはステツプ５０２で減速
パターンの格納されている先頭アドレス、即ち、
ADPAに設定されるので、Ｄ／Ａ変換器へ出力
するPIA２４にインデツクス修飾されたアドレス
のデータD_paを出力し、COUNTへD_pafを格納し、
交流速度発電機８の出力パルスが入る毎に、
COUNTの値を減算し、前記COUNTの値が零に
なると、インデツクスに格納されている値を１増
加し、ADPA＋１して、ADPA＋１のアドレス
に格納されているデータD_ap+1をPIA２４に格納、
インデツクスレジスタの内容とOFSを加えた数
値をアドレス、即ちADPA＋１＋OFSのデータ
D_paf+1をCOUNTに格納し、再び交流速度発電機
８のパルスが入力される毎にCOUNT値を減ずる
ループに入る。

このようにすると第１１図のｂに示すような、
パルス数０、及びD_pafとインデツクスレジスタ、
Ｄ／Ａ変換器の出力の関係が成立する。

また、交流速度発電機の誤差を補正する目的で
エレベータ位置検出器１０，１１が動作すると、
例えば、＊番目の位置検出器が動作すると、速度
指令の出力をその位置に見合うものに強制的にし
てしまう。即ち、動作位置検出器の判定ステツプ
６０２で＊番目の位置検出器が動作と判定される
と、インデツクスレジスタの内容を、位置検出器
動作以前の値と無関係にADP＊とする。このよ
うに位置補正がなされ第８図のステツプ５０４に
プログラムが戻ると、MPU２０はＤ／Ａ変換器
へD_p*を出力し、COUNT値をP_p*fとする。この
関係を表わしたのが第１１図のｂである。

また、最終位置検出器が動作すると、エレベー
タの速度指令は零にして、エレベータを停止さ
せ、再び、再スタートの信号を制御装置１９より
受け取るまでマイクロコンピユータ１４は待機状
態となる。

ここで、第１１図の関係を横軸に時間、及び速
度発電機のパルス数、縦軸にＤ／Ａ変換器の出力
を取つたのが第１２図ａで、このＤ／Ａ変換器の
出力をフイルタ３１を通して平滑した速度指令が
第１２図ｂ、この速度指令を入力とした移相器１
５は、エレベータの乗かご１を第１２図ｃのよう
な速度に制御して乗客の乗心地を快適にするよう
にしている。

なお、エレベータの乗かごの速度は、速度指令
１８によつて決まるので、短階床運転時の中間速
度は、デバイド運転のパターンを選択し、即ち、
インデツクスレジスタの値を第１０図のADRDV
とすることにより実現できることは、以上の説明
より自明となる。

このような構成により、加速指令，減速指令の
発生回路を従来のようにリレー接点で切替ること
なしに、同一の回路を用い、第１０図に示すパタ
ーンテーブルの値をＤ／Ａ変換器へ順次出力する
ことにより、エレベータの速度指令を発生でき
る。

そのため、従来、負荷補償，加速指令，短階床
運転，減速指令といつたアナログ回路、及びこれ
らの回路の切替えるリレー回路が不要となり、装
置の単純化が図れ、信頼性が向上する。

また複数の速度指令を準備できることにより、
乗客の状況により速度指令曲線を簡単に切替える
ことが可能で、乗心地を大巾に向上できる。

また、エレベータの設置する個々のビルの階床
間隔等による調整等が、データテーブルの数値を
変更することにより実現できる。

また、エレベータの電動機６の容量，電源周波
数，減速機５の減速比，シーブ４の直径等により
エレベータをハード的に調整していたもので、デ
ータテーブルの変更により実現できる。

これらの結果、エレベータの速度指令装置の標
準化を図ることができる。

〔発明が解決しようとする課題〕

しかし、上記従来のデジタル計算機を用いたエ
レベータの速度制御装置では、例えば加速時のパ
ターンを切替えるタイミングをステツプ４００，
４０５で行なつているため、MPU２０の処理時
間がこのために専念することになる。又減速時で
はステツプ６００，６０１，６０３，６０４で処
理の大半を費しているため、マイクロコンピユー
タは他の仕事を行う余裕がなかつた。

本発明の目的は、デジタル計算機の稼動効率を
高め、良好なエレベータの速度制御を行ない得る
エレベータを提供することにある。

〔課題を解決するための手段〕

本発明の特徴は、速度制御のためのデジタル計
算機に、複数の速度指令値をエレベータの負荷状
態に応じて記憶し、かつ当該速度指令値を読み出
す間隔に相当するカウント値を記憶する記憶手段
と、加速時に一定時間毎の時間パルス、減速時に
一定距離走行毎の走行パルスを夫々入力してパル
スをカウントし、設定されたカウント値と一致し
た時に割込み信号を発生するマイクロプロセツサ
とは別に設けられた計測手段と、計測手段の割込
み信号により、記憶手段に記憶された対応する速
度指令値を読出し速度指令を発生させ、かつ記憶
手段に記憶された次のカウント値を読出して上記
計測手段に設定するマイクロプロセツサとを具備
したところにある。

〔実施例〕

第１３図に本発明の一実施例の回路のブロツク
図を示す。交流速度発電機８，波形整形１３のパ
ルス出力は、プログラム可能なカウンタ・タイマ
ー要素、略してPTM３３の外部クロツク端子に
接続する。

ここで、このPTM３３の動作を第１４図のブ
ロツク図を用いて説明する。

PTM３３は、マイクロコンピユータ１４のデ
ータバス２８、クロツクやアドレスバスを含むコ
ントロールバス２９、及び波形整形回路１３を介
した交流速度発電機８の出力が接続されている。

MPU２０はバツフア５３を介して、データバ
ス上のデータはコントロールレジスタ５０、及び
ラツチ５２に書込むことができる。また、カウン
タ５１の内容とフラグレジスタ６１の内容は、バ
ツフア５３を介し、MPU２０に読み込まれる。

PTM３３は、コントロールレジスタ５０に書
込まれたデータによつて種々の使用法ができる
が、ここでは速度指令発生のための必要な機能に
ついて述べる。まず、第１の使用法として、コン
トロールレジスタ５０に、コントロールバス２９
のリセツト信号を受けつけたとき、又はコントロ
ールレジスタの特定ビツトが零になつたときに動
作を開始、即ち、ラツチ５２に書込まれたデータ
をカウンタ５１へ格納し、コントロールバス２９
の内部クロツク信号を信号線６２に加え、クロツ
ク切替えスイツチ６０を信号線６２側へ接続し、
その内部クロツクの立下りを検出する毎に、カウ
ンタ５１の数値を減じ、零になると同時に割込信
号をコントロールバス２９に出力し、フラグレジ
スタ６１にカウント終了したフラグを立てる。ま
た、割込みフラグがフラグレジスタ６１に立つ
と、ラツチ５２の内容をカウンタ５１に格納し、
再び、内部でクロツクでカウンタの内容を減じて
行く。

また、ラツチ５２へのデータを書込むタイミン
グはいつでも良い。

このようにPTM３３に動作するような命令コ
ードをコントロールレジスタ５０へ格納し、速度
指令の加速時にPTM３３を用いる。

第２の使用法として、外部クロツクをカウンタ
５１が選択するように切替えスイツチ６０を切替
え、他の動作は第１の使用法と同じくなるような
コードをコントロールレジスタ５０へ格納する。

このようにすると、PTM３３は減速時の交流
速度発電機８のパルス数計測に用いることができ
る。

PTM３３の接続は上記した接続を用い、その
他の部分は、第２図と同じである。

このような回路構成に於て、マイクロコンピユ
ータ１４は、ROM２６に書かれた第１５図に示
す手順書（プログラム）に従つて速度指令を発生
させる。

主プログラム１０００は、マイクロコンピユー
タの電源投入後、又はリセツト（マイクロコンピ
ユータの再起動）後、プログラムに必要な定数を
決定するイニシヤライズステツプ１００１、エレ
ベータ停止中にエレベータの動きを制御するステ
ツプ１００２、エレベータの運転開始のためのス
テツプ１００３、エレベータ加速中のステツプ１
００４、エレベータ定常走行中のステツプ１００
５、エレベータ減速のステツプ１００６、及び割
込みが発生した場合の割込処理１００７からなつ
ており、前記実施例と異なり、速度指令を発生さ
せる手順はステツプ１００３を除いて割込み処理
を用いる。

まず、イニシヤライズステツプ１００１は第１
６図に示すように、ステツプ１１０，１１１は従
来と同じステツプであり、ここで説明を簡単にす
るため、前記PTM３３の第１の使用法を行なう
PTM―Ａ、第２の使用法を行なうPTM―Ｂを２
個用い、それを合せてPTM３３とする。

そこで、このPTMの動作を規定するコントロ
ールレジスタへ、前記第１，第２の使用法のコー
ドをそれぞれ、PTM―Ａ，PTM―Ｂのコントロ
ールレジスタへ格納するステツプ１１０２、エレ
ベータの動作状態にセツトするステツプ１１０
３、及びステツプ１１４，１１５，１１６から成
つている。

エレベータ運転開始ステツプ１００３は第１７
図に示すように、PTM―Ａを動作可能にし、
PTM―Ａのカウンタはマイクロコンピユータ１
４の内部クロツクを入力するたびにカウントダウ
ンして、カウンタの内容が零になつたら、割込み
信号を発生させ、PTM―Ａのラツチの内容をカ
ウンタに入れ、再びカウントダウンを開始するよ
うに設定するPTMの初期値設定ステツプ１３０
０、エレベータの負荷状態によつてパターンを切
替えるステツプ３０１，３０２，３０３、インデ
ツクスレジスタの内容をアドレスとするメモリの
内容をＤ／Ａ変換器３０へ出力するステツプ１３
０１、PTM―Ａのラツチへ、次に割込みが発生
する時間を代入するためにインデツクスレジスタ
の内容をOFSを加えたものをアドレスとするデ
ータを代入するステツプ１３０２、インデツクス
レジスタの内容を１増やし、状態フラグを加速に
するステツプ１３０３、もどりのステツプ１３０
４からなつている。

第１８図の割込判定ステツプ１００７は、第８
図で行なつていたステツプ６００及び６０２、
PTM―Ａが割込を発生させたか否かを判断する
ステツプ２００１、PTM―Ｂの動作を判断する
ステツプ２００２、PTM―Ａが動作した場合に
実行する加速処理２０１２、PTM―Ｂが動作し
た場合、インデツクスレジスタの内容を１増やす
ステツプ２００４、Ｄ／Ａ変換器へインデツクス
修飾されたメモリデータを出力し、PTM―Ｂの
ラツチへOFSがあるインデツクス修飾されたメ
モリのデータを代入するステツプ２００５、減速
終了を判断し、減速中ならば割込みからの復帰を
行なうステツプ２００３へ飛ばし、減速終了なら
ばステツプ１００２へ飛ばすステツプ２００６か
らなつている。

加速処理ステツプ２０１２は、第１９図に示す
ようにインデツクスレジスタの内容を１増やすス
テツプ２２００、インデツクス修飾されたメモリ
データをＤ／Ａ変換器３０へ出力し、PTM―Ａ
のラツチへ、オフセツトOFSのあるインデツク
ス修飾されたメモリの内容を代入するステツプ２
２０１、割込みからのもどりのステツプ２２０３
からなつている。

また、減速開始の合図は位置検出器の信号を受
けとる、すなわち第９図に於て位置検出器をポジ
Ａとするとステツプ６１３を第２０図のように変
更すると実現できる。ここで、ステツプ６６０は
インデツクスレジスタにポジＡの動作した場合の
参照テーブルのアドレスを代入し、PTM―Ｂを
外部クロツク、すなわち、波形整形回路１３の出
力をカウンタの入力として、カウントダウンし、
カウンタの内容が零になつたなら、割込信号を
MPU２０に送り、あらかじめラツチに貯えられ
たデータをカウンタに入れて、再びカウントダウ
ンするように設定するステツプである。

また、エレベータの加速終了、及び減速終了後
はPTM―Ａ，PTM―Ｂの動作を停止させる。

このような構成にすると、第６図のステツプ４
００，４０５の処理をPTM―Ａが、第８図のス
テツプ６０１，６０３，６０４の処理をPTM―
Ｂが代行する。

また、動作位置検出を割込み処理とすることに
よつて、ステツプ６００が省略できる。

ところが、本発明の一実施例によると、PTM
３３に加える内部クロツクが正確ならば、ソフト
ウエアによるタイマ（ステツプ４００，４０５）
よりは正確で任意の時間で割込を発生させること
ができる。

又、減速時も同様である。

これらのことから、PTM３３を用い速度指令
１８を発生することにより、MPUが速度指令の
ために費す時間が、従来の装置の数％となり、
MPUは他の仕事、例えば、エレベータ制御装置
１９の仕事を行うことができるようになる。

〔発明の効果〕

本発明によれば、マイクロコンピユータにより
加速，減速，負荷補償をメモリに記憶した速度パ
ターンの参照テーブルを変更することによつて実
現できるため、加速パターン発生回路、減速パタ
ーン発生回路、負荷補償回路、および切替え回路
を省略でき、部品点数が大巾に減少するとともに
回路も単純化することが可能となるだけでなく、
マイクロコンピユータの稼働効率を大巾に向上さ
せることができる。

また、機種等によつて、これまでは回路定数等
を変化させ、調整等が煩雑であつたが、回路が標
準化できるため、在庫管理，生産設備等の管理が
容易になる。

【図面の簡単な説明】

第１図は従来のデジタル計算機を用いたエレベ
ータの速度制御装置動作管理を説明する概略図、
第２図は第１図の装置を実施するためのマイクロ
コンピユータの概略図、第３図はマイクロコンピ
ユータを動作させるためのプログラムの全体構成
図、第４図はマイクロコンピユータの初期値設定
を行なうためのフローチヤート図、第５図はエレ
ベータの運転開始のフローチヤート図、第６図は
エレベータの加速パターンの発生のフローチヤー
ト図、第７図は定常走行パターン発生のフローチ
ヤート図、第８図は減速パターン発生のフローチ
ヤート図、第９図は位置検出器の動作判定のフロ
ーチヤート図、第１０図は参照テーブルのメモリ
マツプ図、第１１図は出力やインデツクスレジス
タの関係を示す説明図、第１２図はマイクロコン
ピユータの出力、及び、エレベータの速度の概略
図、第１３図は本発明の一実施例を説明するため
のマイクロコンピユータの概略図、第１４図は
PTMのブロツク図、第１５図は本発明の一実施
例にかかるプログラムの全体構成図、第１６図は
マイクロコンピユータの初期値設定を行なうため
のフローチヤート図、第１７図は運転開始のフロ
ーチヤート図、第１８図は割込判定と減速パター
ンを発生させるフローチヤート図、第１９図は加
速パターンを発生させるフローチヤート図、第２
０図は減速開始信号を受けたときのフローチヤー
ト図である。 １…エレベータのかご、６…エレベータ駆動用
交流発電機、８…速度発電機、１０，１１…位置
検出器、１２，１３…波形整形回路、１４…マイ
クロコンピユータ、１５…移相器、１６…サイリ
スタ制御装置、１８…速度指令、１９…エレベー
タ制御装置、２０…マイクロプロセツサ、２１…
クロツク（MPU）、２２，２３，２４，２５…周
辺入出力装置（PIA）、２６…リードオンリメモ
リ（ROM）、２０…ランダムアクセスメモリ
（RAM）、２８…データバス、２９…コントロー
ルバス、３０…Ｄ／Ａ変換器、３１…フイルタ、
３３…プログラマブルタイマユニツト（PTM）。

Claims (1)

1. 【特許請求の範囲】 １ デジタル計算機を用いて、エレベータの速度
   指令を発生させるエレベータの速度指令発生装置
   において、上記デジタル計算機は、 複数の速度指令値をエレベータの負荷状態に応
   じて記憶し、かつ当該速度指令値を読み出す間隔
   に相当するカウント値を記憶する記憶手段と、 加速時に一定時間毎の時間パルス、減速時に一
   定距離走行毎の走行パルスを夫々入力してパルス
   をカウントし、設定されたカウント値と一致した
   時に割込み信号を発生するマイクロプロセツサと
   は別に設けられた計測手段と、 上記計測手段の割込み信号により、上記記憶手
   段に記憶された対応する速度指令値を読出し速度
   指令を発生させ、かつ上記記憶手段に記憶された
   次のカウント値を読出して上記計測手段に設定す
   るマイクロプロセツサとを 具備したことを特徴とするエレベータの速度指
   令発生装置。