JPS644191B2

JPS644191B2 -

Info

Publication number: JPS644191B2
Application number: JP57179156A
Authority: JP
Inventors: Uaagenzonnaa Edeyuaruto; Rufu Uorufugangu; Rantojiideru Toomasu
Original assignee: Agfa Gevaert AG
Current assignee: Agfa Gevaert AG
Priority date: 1981-10-22
Filing date: 1982-10-14
Publication date: 1989-01-24
Also published as: DE3141882A1; US4558436A; EP0078441A3; JPS5876882A; EP0078441A2

Description

【発明の詳細な説明】本発明はダイナミツク型メモリ装置、特に光電
変換装置によりアナログデジタル変換器を介して
読み込まれ、またデジタルアナログ変換器を介し
て読み出されるデジタル画素信号を記憶する大容
量のダイナミツク型メモリ装置（ランダムアクセ
スメモリ、以下RAMと言う）に関する。

本発明の目的は各ライン毎の画素数が大きくま
たライン数が大きい大容量型のダイナミツク型メ
モリで高解像度のモニターだけでなく低解像度の
標準モニターとも接続できるダイナミツク型メモ
リ装置を提供することを目的とする。

また本発明では標準型のビデオ装置で再生した
場合高解像の画像メモリから得られる映像信号が
標準型のビデオメモリに移しかえられてしまうの
を防止することをも目的とする。

本発明によればこの目的は次のようにして達成
される。すなわち本発明によるメモリ装置はｎ×
ｎ×１ビツトに対応するメモリセルを有する
RAMを備えていて飛び越し走査法に従つて走査
される映像の全ての奇数走査ラインに対応する画
像を記憶するためのラインメモリセル群を有する
第１の記憶部分と全ての偶数走査ラインに対応す
る画像を記憶するラインメモリセル群を有する第
２の記憶部分に分割されている。また本発明によ
るメモリ装置は画像の階調数に従つて決まる数の
RAMセグメントから構成され、また各RAMセ
グメントは行および列ごとに同時にアドレス可能
な前後して配置された複数のRAMチツプより成
り、そのRAMチツプの数は読み書き操作の最小
サイクル時間および画素走査時間により決めら
れ、またライン数の少ないモニターにより画像信
号を走査して再生する場合制御回路により少なく
とも所定ラインに対応するラインメモリセル群が
スキツプされ、その場合最小解像度で読み出され
るラインに対応するラインメモリセル群は列に沿
つて配置されており、またスキツプされるライン
に対応するラインメモリセル群は行に沿つて隣接
して配置される。ここでｎはメモリの列ないし行
に配置されたメモリセルの数である。

よく知られているようにRAMチツプはいわゆ
る書き込み或いは読み込み工程においていわゆる
最小サイクル時間を有し、この最小サイクル時間
は通常再生すべき映像のいわゆる画素走査時間よ
りもわずか大きい時間となつている。このことは
テレビのような映像を処理し再生するための大容
量型のメモリは非常に遅いということを意味す
る。従つて好ましくは多数のRAMチツプが前後
して並べて配置され、これらのRAMチツプは行
毎におよび列毎に同時に選択ないし読み出すこと
ができるようになつている。それによつてRAM
チツプのアドレスを選択する場合同時に他の
RAMチツプの番地も指定されることになる。

本発明によるダイナミツク型メモリ装置は飛び
越し走査法に従つて走査される映像の全ての奇数
走査ラインに対応する画素を記憶するラインメモ
リセル群が１つの記憶部分に、また偶数の走査ラ
インに対応する画像を記憶するラインメモリセル
群が第２の記憶部分にそれぞれ格納されるという
利点を有している。さらに第１の読み出しサイク
ル中全奇数ラインメモリセル群を読み出し、続く
第２の読み出しサイクル中全偶数ラインメモリセ
ル群を読み出す場合、各ラインを読み出す時、同
時にそのメモリセルをリフレツシユできるという
利点が得られる。読み出しをいわゆるリフレツシ
ユ時間よりも常に短かくするために、個々のメモ
リラインを列方向にみて高速に駆動させることが
望ましい。このことは解像度が小さいモニター装
置を用いた場合のラインメモリセル群を読み出す
場合にも当てはまる。最小解像度で読み出す場合
のラインメモリセル群を列方向に沿つて並べ、ま
たそれぞれスキツプするラインに対応したライン
メモリセル群は行方向に隣接して配置するように
しているので、それぞれ走査すべきラインメモリ
セル群は最小走査速度で走査することができる。
ライン走査メモリ群を列に沿つて配置することに
より、各メモリラインを高速で走査することがで
きるので、その結果走査時間はリフレツシユ時間
よりも短かくなる。このリフレツシユ時間とは、
一度記憶された信号が損失されることなく記憶さ
れたままの状態となつている時間である。RAM
において完全なアドレス信号を印加することによ
り単独のビツトだけではなく、指定されたRAM
列ないし行の全体のビツトを再びリフレツシユす
ることができる。

さらに、本発明の好ましい実施例によれば、各
走査ラインに対するラインメモリセル群は１つの
列方向だけに沿つて配置されるようになつてい
る。

さらに、本発明の好ましい実施例によれば、
RAMチツプのそれぞれ列に沿つて配置されたメ
モリセル群の数ならびに最小解像度、従つて読み
出されるべきラインに対応したラインメモリセル
群の数はダイナミツク型メモリ装置のリフレツシ
ユ時間によつて制限される。

また、本発明の好ましい実施例によれば、
RAMセグメントは入力側に配置されたシフトレ
ジスタと出力側に配置されたシフトレジスタを有
し、入力側に配置された並列出力端子を有するシ
フトレジスタが各RAMチツプの信号入力端子と
接続され、また出力側に配置された並列入力端子
を有するシフトレジスタはRAMチツプの信号出
力端子とそれぞれ接続されるようになつている。

これによつて、RAMチツプの出力端子に同時
に現われる映像信号は、メモリの最小サイクル時
間に同期してシフトレジスタに転送され、また、
このシフトレジスタは画素信号継続時間に同期し
て信号を処理することができるという利点が得ら
れる。従つて、RAMチツプの数に対応してサイ
クル時間に比較しより速い時間で読み出すことが
できる。

さらに、本発明の好ましい実施例によれば、制
御回路はモニターの所定の解像度に関連した複数
個のクロツク発生器を有し、そのクロツク発生器
はマルチプレクサを介して、同期制御回路並びに
行列アドレス信号発生回路と接続されるようにな
つている。

次に、添付図面を参照して本発明の実施例を詳
細に説明する。

第１図において符号１で示すものはカメラであ
り、そのカメラのレンズを介して画像が光電変換
器、特にCCDラインに結像される。このCCDラ
インは符号３で示されており、その後段には信号
処理回路４が接続される。この信号処理回路４は
信号線５を介してアナログデジタル変換器５の入
力端子に接続される。アナログデジタル変換器５
は８個の並列出力を有し、それにより256の信号
の組み合わせが得られる。この256個の信号の組
み合わせは、各画素の階調を表わすのに必要なも
のである。アナログデジタル変換器５の８個の出
力端子Ａ１〜Ａ８は直列制御線６を介して16個の
メモリセル８を有するシフトレジスタ７直列入力
端子に接続されている。シフトレジスタ７のクロ
ツク入力端子は、クロツク発生器９と接続され、
このクロツク発生器の周波数はカメラのCCDラ
インの読み取り周波数に等しい。

シフトレジスタ７の16個の出力は同様な構成で
前後して配置された16個のRAMチツプ１０と接
続されている。この16個のRAMチツプはそれに
よつてRAMセグメント１１を構成する。８個の
行アドレス入力端子Ｈと８個の列アドレス入力端
子Ｖは16ビツトのRAMアドレス信号発生器１２
と接続される。符号１３で示された４ビツトシフ
トレジスタ制御回路によつて16個の個々のRAM
チツプ１０に入る信号の流れが制御される。16個
のRAMチツプの16本の情報出力端子は、パラレ
ルシリアルシフトレジスタ１４の16個の入力端子
と接続されており、このシフトレジスタ１４の16
個のレジスタ段はそれぞれ１５の符号で図示され
ている。シフトレジスタ１４の直列出力はデジタ
ルアナログ変換器１６のそれぞれの入力端子と接
続されており、このデジタルアナログ変換器１６
のアナログ出力は直接ビデオ出力端子（高解像度
用）１７と接続されると共に、抵抗１９とコンデ
ンサ２０から成るローパスフイルタを介して低解
像度のモニター用（標準解像度）の出力端子１８
と接続される。

アナログデジタル変換器５の他の出力端子Ａ２
〜Ａ８はそれぞれ対応したシフトレジスタならび
にRAMセグメントと接続されているが、図を簡
単にするために両シフトレジスタとその間に接続
された出力端子Ａ１及び最後の出力端子Ａ８用の
RAMセグメントのみが図示されている。その場
合、両者を区別するために、参照番号にダツシユ
が付されている。

第１図に示したダイナミツク型メモリ装置は、
1024×1024の画素を処理するように構成されてい
る。RAMチツプ１０には256×256のメモリセル
（すなわちビツト）が設けられており、同様に配
置され前後して配置された他の15個のRAMチツ
プと共に2²⁰ビツトの容量をもつたメモリが得ら
れる。この画素メモリはアナログデジタル変換器
５によりデジタル映像信号に変換されたビデオデ
ータ語の各ビツトが1024×1024×１ビツトの
RAMセグメントに格納されるように構成されて
いる。このRAMセグメントにおいて並列に接続
された16個のRAMチツプのアドレス入力端子に
アドレス信号が印加されると（回路１２より）16
個のRAMチツプの出力端子には並列に16ビツト
が現われ、この16ビツトはパラレルシリアルシフ
トレジスタ１４を介して、シフトレジスタ制御回
路１３の制御を受け、順次読み出される。この16
個の直列に読み出された画素信号は他の７個のシ
フトレジスタから得られる対応した画素信号と共
にそれぞれビデオデータ語を形成する。それぞれ
１つのアドレスのもとに16個の画素に対応するデ
ータが格納される。16個の画素を読み出すために
４ビツトのシフトレジスタ制御回路が必要となる
ので、１つのRAMチツプには256×256のメモリ
セル（2¹⁶）をもつた記憶場所が発生する。これ
らのメモリセルは256のRAM列と256のRAM行
に分割される。

CCDラインは、例えばモータなどにより全画
像面にわたつて移動される。全体として1024×
1024の画素に対して２秒の画素走査時間が望まし
い。この場合、CCDラインは画像面にわたつて
移動される。クロツク発生器９によつて各デジタ
ル画素信号が2μs（マイクロセカンド）以内にシフ
トレジスタ７に移送される。

いま各ビデオフイールドに対して20ｍｓのサイ
クル時間が必要とすると、画素信号を1024×1024
の画素用のモニターにおいてビデオ信号処理を行
なう場合、全体の映像に対して40ｍｓのサイクル
時間が必要となる。従つて各画素に対しては帰線
消去時間を考慮して32nsにわたる画素走査時間が
必要となる。

第２図には16個の前後して配置されたRAMチ
ツプ１０を有するRAMセグメント１１が図示さ
れている。各RAMチツプは256×256（2¹⁶）のメ
モリセルを有する。RAMチツプの１つの列に沿
つて配置されたそれぞれ64個のメモリセルは１つ
の映像ラインに割り当てられる。これは、その後
に配置されたRAMチツプにも当てはまるので、
各ラインに対しては64×16のメモリセル（1024個
のメモリセル）の容量をもつた格納場所が割り当
てらることになる。

ビデオ映像は飛び越し走査法によつて再生され
るので、この場合、各RAMチツプは第１と第２
の記憶部分に分割される。各RAMチツプの第１
の部分は奇数の走査線に、また第２の部分は偶数
の走査線に割り当てられる。

ビデオ信号の再生には高解像度のモニターを用
いて高解像度のビデオ映像が再生される場合と、
それに対して約半分の解像度をもつたモニターを
用いて再生される場合とがある。このことは半分
の解像度を持つたビデオ信号の再生の場合には、
それぞれ格納されたビデオライン信号をスキツプ
させなければならないことを意味する。従つて、
高解像度のモニターを用いて全部の記憶情報を再
生する場合には、第１、第３、第５等の映像ライ
ンが再生され、続くサイクルで第２、第４、第６
等の映像ラインが再生される。一方、半分の解像
度をもつて再生する場合には、各第３、第７、第
11等のラインが、続いて第４、第８、第12等のラ
インがスキツプされる。

ビデオ映像信号を高解像度ないしは半分の選択
的に再生する場合には次のようなビデオラインに
対応したラインメモリセル群の構成が好ましい。
半分の解像度で再生されるビデオラインに対応す
る個々のラインメモリセル群はそれぞれ１つの列
に沿つて配置される。従つて16個のRAMチツプ
のそれぞれ第１の列には第１のラインＺ１用の16
個のメモリセルが存在することになる。この64個
のラインメモリセル群は第１の映像ラインＺ１に
割り当てられる。その下にはラインＺ５のライン
メモリセル群が存在する。さらにその下にはライ
ンＺ９のラインメモリセル群が続く。この第１列
の最後のラインメモリセル群はラインＺ１３に割
り当てられる。またRAMチツプの第１列に隣接
する第２番目の列にはＺ３，Ｚ７，Ｚ１１及びＺ
１５に関連したラインメモリセル群が設けられ
る。また、第３列目には、Ｚ１７，Ｚ２１，Ｚ２
５及びＺ２９のラインメモリセル群が配置され
る。さらにその隣にラインＺ１９，Ｚ２３，Ｚ２
７，Ｚ３１のラインメモリセル群が配置される。
また前後して配置されたRAMチツプの第２の記
憶部分の第１列にはＺ２，Ｚ６，Ｚ１０，Ｚ１４
に対するラインメモリセル群が配置され、その隣
の列にはＺ４，Ｚ８，Ｚ１２，Ｚ１６用のライン
メモリセル群が配置される。さらにその隣にはＺ
１８，Ｚ２２，Ｚ２６，Ｚ３０のラインメモリセ
ル群が配置され、それに続く列にはＺ２０，Ｚ２
４，Ｚ２８及びＺ３２用のラインメモリセル群が
配置される。

このように個々のRAMチツプのメモリの配置
を上述したように構成すると、各ラインメモリセ
ル群の信号を高解像度で再生する場合も、また半
分の解像度で再生する場合にもRAM列ないし行
を極めて速く走査することができるという利点が
得られる。

広帯域ないしは高解像度のモニターで再生を行
なう場合、おのおの格納されて全ての映像ライン
が再生されるので、飛び越し走査法であることを
考慮して８個の映像ラインが再生された後RAM
がリフレツシユされる。ダイナミツク型のメモリ
装置の場合にはリフレツシユが必要であるが、１
つのRAM列が走査される毎に１つのRAM列の
メモリセルのリフレツシユが行なわれる。いずれ
にしても、このようなダイナミツク型のRAMで
は、少なくとも４ｍｓに１度はリフレツシユを行
なう必要がある。このことは、少なくとも４ｍｓ
以内に全てのRAM列アドレス信号を印加しなけ
ればならないことを示す。本実施例では高解像度
再生の場合、RAMは８×40μs（320μs）以内に走
査が行なわれることになる。それによつてリフレ
ツシユは確実に必要なリフレツシユ時間以内に行
なわれることになる。

解像度の少ない標準ビデオ再生の場合には１つ
の映像ラインの各画素が読み出されることになる
が、その場合、もちろんローパスフイルタなどを
用いてバンド幅を制限するようにしなければなら
ない。

低解像度の走査の場合には、オリジナルの第２
番目の映像ラインがそれぞれ無視されるので、
RAMラインの全てのアドレスは４×64μs（約
250μs）以内に番地が指定され、それによつてリ
フレツシユが行なわれる。このリフレツシユサイ
クル用の時間は明らかに上述した４ｍｓの最小時
間よりも短かい時間となる。

第３図において第１図に図示した部分と同一部
分には同一の参照番号が付されており、その場合
差を示すためにダツシユが付けられている。符号
２１で示すものは33MHzのクロツク周波数を有
し、映像信号を高解像度で再生する場合に用いら
れる第１のクロツク発生器を示す。また、第２の
クロツク発生器２２は20MHzのクロツク周波数を
有し、標準再生の場合に用いられるものである。
両クロツク発生器はクロツク発生器２１と２２を
切り換えるマルチプレクサ回路２３と接続され
る。４ビツト制御回路２４は16個の前後して配置
されたRAMチツプのパラレルシリアル制御を司
どるものである。符号２５で示すものは各RAM
チツプ１０の番地を指定するアドレス回路であ
り、このアドレス回路２５は同期回路２６と協働
して動作する。信号線Ａを介して同期回路２６か
らアドレス回路２５に信号が流れ、また信号線Ｂ
を介してアドレス回路２５から同期回路２６に返
信が行なわれる。アドレス回路２５は、またアド
レスチエーンとしても図示されている。回路２
５，２６は水平同期用の同期パルス、垂直同期用
の同期パルス、水平ブランキング用のパルスなら
びに垂直ブランキング用のパルスを発生させる。
それにより各映像ラインならびに各映像フイール
ドの画像に対するスタート時点が定められる。こ
の場合には、信号線Ａが有効となる。確認のため
に回路２６により信号線Ｂを介して各ラインの終
了時ならびにフイールドの終了時を示す確認信号
が得られる。RAMアドレスチエーン２５の16個
の並列出力はマルチプレツクサ回路２７と接続さ
れこの回路２７は第１図の８個のRAMセグメン
ト１１に対応するRAM２８の16個のアドレス入
力端子と接続される。

標準解像度の場合には、他のRAMアドレスチ
エーン２９が用いられ、このアドレス回路は同様
に信号線Ａ，Ｂを介して同期回路３０と接続され
ている。制御信号回路２９，３０により標準の解
像度をもつた画像処理の制御が可能になる。この
両制御回路により標準モニター上には画像を正確
に位置決めさせることができる。ローパスフイル
タ１９′，２０′、を用いて高周波のビデオ信号が
除去され、標準のモニター用のバンド幅の信号が
得られるようになる。

【図面の簡単な説明】

第１図は本発明によるメモリ装置の概略構成を
示した説明図、第２図はRAMセグメントの構成
を示した説明図、第３図は高解像度と標準解像度
の読み取りを制御する回路のブロツク構成図であ
る。１……カメラ、３……CCDライン、４……信
号処理回路、５……アナログデジタル変換器、７
……シフトレジスタ、８……メモリセル、９……
クロツク発生器、１０……RAMチツプ、１１…
…RAMセグメント、１３……４ビツトシフトレ
ジスタ制御回路、１４……パラレルシリアルシフ
トレジスタ、１６……デジタルアナログ変換器、
１７……高解像度用ビデオ出力、１８……低解像
度用出力、２１，２２……クロツク発生器、２３
……マルチプレクサ、２４……４ビツト制御回
路、２５……16ビツトアドレス回路、２６……同
期回路。

Claims

【特許請求の範囲】１光電変換装置によりアナログデジタル変換器
を介して読み込まれ、またデジタルアナログ変換
器を介して読み出されるデジタル画素信号を記憶
するダイナミツク型メモリ装置において、画像の階調数に従つて決まる数のRAMセグメ
ント１１を設け、各RAMセグメント１１は、複数のRAMチツ
プから構成され、前記RAMチツプ１０はそれぞれ行、列に沿つ
て配置された所定数のラインメモリセルを有し、各RAMセグメント内の複数のRAMチツプに
位置するラインメモリセル群が同時に読み出し、
書き込みされ、前記各RAMセグメント１１は、飛び越し走査
法に従つて走査される映像の全ての奇数走査ライ
ンに対応する画像を記憶するためのラインメモリ
セル群を有する第１の記憶部分と全ての偶数走査
ラインに対応する画像を記憶するラインメモリセ
ル群を有する第２の記憶部分に分割されており、高解像度モニターにより画像信号を走査して再
生する場合は、奇数及び偶数走査ラインに対応す
る前記各ラインメモリセル群が各々順次読み出さ
れ、また低解像度モニターにより再生する場合
は、奇数及び偶数走査ラインに対応するライメモ
リセル群が各々スキツプされて読み出され、その
スキツプされるラインに対応するラインメモリセ
ル群は行方向に隣接して配置されることを特徴と
するダイナミツク型メモリ装置。２前記RAMチツプのそれぞれ列に沿つて配置
されたメモリセル群の数並びに最小解像度はダイ
ナミツク型メモリ装置のリフレツシユ時間によつ
て制限される特許請求の範囲第１項に記載のダイ
ナミツク型メモリ装置。３前記RAMセグメントは入力側に配置された
シフトレジスタと出力側に配置されたシフトレジ
スタを有し、入力側に配置された並列出力端子を
有するシフトレジスタが各RAMチツプの信号入
力端子と接続され、また出力側に配置された並列
入力端子を有するシフトレジスタはRAMチツプ
の信号出力端子とそれぞれ接続される特許請求の
範囲第１項または第２項に記載のダイナミツク型
メモリ装置。４前記制御回路はモニターの所定の解像度に関
連した複数個のクロツク発生器を有し、そのクロ
ツク発生器はマルチプレクサを介して同期制御回
路並びに行列アドレス信号発生回路と接続される
特許請求の範囲第１項から第３項までのいずれか
１項に記載のダイナミツク型メモリ装置。