JPH03218546A - アドレス変換機構 - Google Patents
アドレス変換機構Info
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- JPH03218546A JPH03218546A JP2014182A JP1418290A JPH03218546A JP H03218546 A JPH03218546 A JP H03218546A JP 2014182 A JP2014182 A JP 2014182A JP 1418290 A JP1418290 A JP 1418290A JP H03218546 A JPH03218546 A JP H03218546A
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、仮想記憶方式を採用した情報処理装置におけ
るＴＬＢを使用したアドレス変換機構に閲し、特に比較
的高速で小容量のＴＬＢと比較的低速で大容量のＴＬＢ
との２種類のＴＬＢを使用してアドレス変換を行うアド
レス変換機構の改良に関する． 〔従来の技術〕 仮想記憶方式を採用した情報処理装１は、アドレス計算
により得られた仮想アドレスを実アドレスに変換しこの
実アドレスに対応する主記憶装置のデータを高速に得る
ため、アドレス変換にはＴＬ Ｂ （Ｔｉａｎｓｌａｔ
ｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）を導入
し、主記憶装置のデータ読み出しにはキャッシュメモリ
を導入してきた．最近では仮想空間の拡大およびデータ
量の拡大に伴い、ＴＬＢおよびキャノシュメモリのサイ
ズが情報処理装置の高速化要求を満たす為ますます大容
量化してきている。そして仮想アドレスからＴＬＢ索引
，キャッシュメモリ索引という一連の動作をより高速に
処理することが情報処理装置の構成上大きな要因となっ
てきた．そのためＴＬＢ索引を高速化する一方式として
、比較的高速で小容量の第１のＴＬＢと比較的低速で大
容量の第２のＴＬＢとの２つのＴＬＢを使用し、第１の
ＴＬＢには第２のＴＬＢの一部の写しが格納されるよう
にしておき、第１のＴＬＢでアドレス変換が不可能で第
２のＴＬＢを使用する場合にはアドレス変換のためのマ
シンサイクルは増加するが、第１のＴＬＢでアドレス変
換が可能であれば高速にアドレス変換できるような方式
を採用したアドレス変換機構が提案されている．従来か
ら提案されている第１のＴＬＢと第２のＴＬＢを使用し
たアドレス変換機構を第４図を参照して説明する．なお
、第４図に示すアドレス変換機構では、第１のＴＬＢは
ｌ６エントリから構成され、第２のＴＬＢは５１２エン
トリ×２レベルのサイズを持ち、キャッシュメモリは６
４エントリＸ４レベルのサイズで１ブロックサイズは６
４バイトである．また、仮想アドレス，実アドレスの形
式は第５図に示すようになっており、１２８ＧＢ（ギガ
バイト）の仮想記憶空間，ＩＧＢの実記憶空間のアクセ
スが可能である． 第４図において、変換要求された仮想アドレスが、それ
を一時的に格納するためのレジスタ（以下ＶＡＲと称す
）１に格納されると、第１のＴＬＢを構成する多エント
リのバッファ（以下ＰＴＬＢと称す）５と第２のＴＬＢ
を構成する多エントリ．２レヘルのバッファ（以下ＳＴ
ＬＢと称す）６−０．６−１とが索引される。ＰＴＬＢ
５とＳＴＬＢ６−０．６−１はそれぞれ１６エントリ．
５１２エントリ ５１２エントリのため、ＶＡＲ１の仮
想アドレスのビット２０〜２３がアクセスアドレスとし
て信号線３ｌによりＰＴＬＢ５に供給され、ビット１５
〜２３がアクセスアドレスとして信号線３２によりＳＴ
ＬＢ６−０．６−１に供給される．これによりＰＴＬＢ
５に格納されている仮想アドレスのビットθ〜１９が信
号線３５に出力され、ＳＴＬＢ６−０．６−１に格納さ
れている仮想アドレスのビット０〜１４、ビットＯ〜１
４が信号線３７．３８に出力される．また同時に実ペー
ジアドレスである実アドレスのビット０−１７がＰＴＬ
Ｂ５，ＳＴＬＢ６−０．６−１から信号線３６．３９．
４０に出力される．信号！３５，３７．３８に出力され
た仮想アドレスにかかるビット列は、信号線３３．３４
上の、ＶＡＲＩに格納された仮想アドレスのうちの対応
しているビット列と比較器９．１０．１１で比較され、
一致していれば比較器９，１０．１１の出力は論理値ｌ
になる．このとき、それぞれをＰＴＬＢヒット，ＳＴＬ
ＢレベルＯヒット，ＳＴＬＢレベルｌヒットという．Ｓ
ＴＬ８レベルＯヒットまたはＳＴＬＢ１レベルヒットの
場合はセレクタｌ６によりヒノトしたレベルの実ページ
アドレスを取り出している信号線３９または４０が選択
され、実アドレスを一時的に格納するレジスタ（以下Ｓ
ＡＲと称す）４にその実ページアドレスが格納される．
また、セレクタ１７．１８の切換のためのＦ／Ｆ （フ
リップフロップ）２０が論理値Ｏであれば、ＰＴＬＢ５
の実ページアドレスを供給している信号線３６と信号線
３０によるＶＡＲ １のページ内アドレスがセレクタ１
７．１８で選択され、Ｆ／Ｆ ２ ０の論理値が１であ
ればＳＡＲ４の値（信号線４４．４５上の｛ｉ）がセレ
クタ１７．１８で選択される．こコテ、Ｆ／Ｆ２０はＯ
Ｒゲート２６によりＳＴＬＢレベル０ヒットまたはレベ
ルｌヒットの時カっＡＮＤゲート２７によりＰＴＬＢヒ
ットでない時に論理値ｌにセットされる．すなわちＶＡ
Ｒ １に仮想アドレスが格納されたマシンサイクル時刻
をｔ１とすれば、セレクタ１７．１８はｔ１ではＰＴＬ
Ｂヒントの場合にＰＴＬＢ出力による実アドレスを選択
し、ＰＴＬＢヒットでな（ ＳＴＬＢヒットの場合には
ｔ１の次のマシンサイクル時刻ｔ２にＳＴＬＢ出力によ
る実アドレスを選択する．セレクタ１７．１８の出力は
６４エントリ×４レベル，１ブロックサイズ６４バイト
のキャッシュメモリのアドレスアレイ（以下ＡＡと称す
）７を索引する．信号線４９によってセレクタｌ８から
供給されるＡＡ７の索引アドレスは実アドレスのビット
１８〜２３であり、ＡＡ７の各レベルからは実アドレス
のビット０−１７が出力され、これらとセレクタ１７の
出力を取り出す信号線４８上の実アドレスのビット０〜
ｌ７とが比較器１２〜１５において比較され、一致すれ
ば即ちキャッシュヒットすればそれぞれ対応するＦ／Ｆ
２ ２〜２５が論理値１にセットされる．このとき、
セレクタ１７．１８の出力である実アドレスは、実アド
レスを一時的に格納するレジスタ（以下ＰＡＲと称す）
２へ格納される．そして、ＰＴＬＢヒットで且つＦ／Ｆ
２０が論理値０であればｔｌでＡＮＤゲート２Ｂ，ＯＲ
ゲート２９を通してＦ／Ｆ２１が論理値ｌにセットされ
、ＰＴＬＢヒットでな＜ ＳＴＬＢヒットであればＦ／
Ｆ ２ ０が論理値ｌであるのでｔ２でＯＲゲート２９
を通してＦ／Ｆ２１が論理値１にセットされる．すなわ
ち、ｔｌ，ｔ２にかかわらずＰＴＬＢヒノトまたはＳＴ
ＬＢヒットであれば、ＡＡ７の索引タイミングでは実ア
ドレスがＰＡＲ２へ、キャソシュヒット状況がレベル毎
にＦ／Ｆ ２ ２〜２５に、ＴＬＢヒット状況がＦ／Ｆ
２１にセソトされる．そして次のマシンサイクルで、キ
ャッシュメモリのデータアレイ（以下ＤＡと称す）８が
索引され、Ｆ／Ｆ ２ ２〜２５のセント状況に従いセ
レクタ１９により所望のデータカデータを一時的に格納
するレジスタ（以下ＤＡＲと称す）３へ格納される． なお、上記の説明および第４図にはＰＴＬＢ５，ＳＴＬ
Ｂ６−０．６−１，ＡＡ７，ＤＡ８への格納について明
示されていないが、ＰＴＬＢヒシトでなく且つＳＴＬＢ
ヒットでない場合は、通常行われている如く主記憶装置
上のアドレス変換テーブルを使用したアドレス変換を行
い、得られた仮想アドレスと実アドレスとの対をＰＴＬ
Ｂ５，ＳＴＬＢ６−０．６−１の該当エントリヘ格納し
、ヰヤソシェメモリのヒットでない場合は主記憶装置ヘ
のブロック転送を起動し実アドレスをＡＡ７へデータを
ＤＡ８へ格納する．また、ＰＴＬＢヒットでな＜ＳＴＬ
Ｂヒットの場合は上記のｔ２においてＳＴＬＢのヒット
した仮想アドレスと実アドレスとの対をＰＴＬＢ５へ写
すことが行われる．〔発明が解決しようとする課題〕 上述した従来のアドレス変換機構によれば、第１のＴＬ
ＢであるＰＴＬＢ５でヒットした場合は、ｔ１で実アド
レスに変換でき且つＡＡ７を索引し、ｔ２でＤＡ８を索
引できる．また、ＰＴＬＢヒットでなく第２（７）ＴＬ
ＢであるＳＴＬＢ６−０．６−１でヒントした場合は、
ｔ２で実アドレスに変換でき且つＡＡ７を索引し、ｔ２
の次のマシンサイクル時刻であるｔ３でＤＡ８を索引で
きる。すなわち第２のＴＬＢである大容量のＳＴＬＢ６
−０．６−１だけではｔ１〜ｔ３の３マシンサイクルを
使ってＤＡ８を索引するのに対し、第１のＴＬＢである
ＰＴＬＢ５を導入することにより、ｔ１，ｔ２の２マシ
ンサイクルにてＤＡ８を索引することが可能となる。
るＴＬＢを使用したアドレス変換機構に閲し、特に比較
的高速で小容量のＴＬＢと比較的低速で大容量のＴＬＢ
との２種類のＴＬＢを使用してアドレス変換を行うアド
レス変換機構の改良に関する． 〔従来の技術〕 仮想記憶方式を採用した情報処理装１は、アドレス計算
により得られた仮想アドレスを実アドレスに変換しこの
実アドレスに対応する主記憶装置のデータを高速に得る
ため、アドレス変換にはＴＬ Ｂ （Ｔｉａｎｓｌａｔ
ｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）を導入
し、主記憶装置のデータ読み出しにはキャッシュメモリ
を導入してきた．最近では仮想空間の拡大およびデータ
量の拡大に伴い、ＴＬＢおよびキャノシュメモリのサイ
ズが情報処理装置の高速化要求を満たす為ますます大容
量化してきている。そして仮想アドレスからＴＬＢ索引
，キャッシュメモリ索引という一連の動作をより高速に
処理することが情報処理装置の構成上大きな要因となっ
てきた．そのためＴＬＢ索引を高速化する一方式として
、比較的高速で小容量の第１のＴＬＢと比較的低速で大
容量の第２のＴＬＢとの２つのＴＬＢを使用し、第１の
ＴＬＢには第２のＴＬＢの一部の写しが格納されるよう
にしておき、第１のＴＬＢでアドレス変換が不可能で第
２のＴＬＢを使用する場合にはアドレス変換のためのマ
シンサイクルは増加するが、第１のＴＬＢでアドレス変
換が可能であれば高速にアドレス変換できるような方式
を採用したアドレス変換機構が提案されている．従来か
ら提案されている第１のＴＬＢと第２のＴＬＢを使用し
たアドレス変換機構を第４図を参照して説明する．なお
、第４図に示すアドレス変換機構では、第１のＴＬＢは
ｌ６エントリから構成され、第２のＴＬＢは５１２エン
トリ×２レベルのサイズを持ち、キャッシュメモリは６
４エントリＸ４レベルのサイズで１ブロックサイズは６
４バイトである．また、仮想アドレス，実アドレスの形
式は第５図に示すようになっており、１２８ＧＢ（ギガ
バイト）の仮想記憶空間，ＩＧＢの実記憶空間のアクセ
スが可能である． 第４図において、変換要求された仮想アドレスが、それ
を一時的に格納するためのレジスタ（以下ＶＡＲと称す
）１に格納されると、第１のＴＬＢを構成する多エント
リのバッファ（以下ＰＴＬＢと称す）５と第２のＴＬＢ
を構成する多エントリ．２レヘルのバッファ（以下ＳＴ
ＬＢと称す）６−０．６−１とが索引される。ＰＴＬＢ
５とＳＴＬＢ６−０．６−１はそれぞれ１６エントリ．
５１２エントリ ５１２エントリのため、ＶＡＲ１の仮
想アドレスのビット２０〜２３がアクセスアドレスとし
て信号線３ｌによりＰＴＬＢ５に供給され、ビット１５
〜２３がアクセスアドレスとして信号線３２によりＳＴ
ＬＢ６−０．６−１に供給される．これによりＰＴＬＢ
５に格納されている仮想アドレスのビットθ〜１９が信
号線３５に出力され、ＳＴＬＢ６−０．６−１に格納さ
れている仮想アドレスのビット０〜１４、ビットＯ〜１
４が信号線３７．３８に出力される．また同時に実ペー
ジアドレスである実アドレスのビット０−１７がＰＴＬ
Ｂ５，ＳＴＬＢ６−０．６−１から信号線３６．３９．
４０に出力される．信号！３５，３７．３８に出力され
た仮想アドレスにかかるビット列は、信号線３３．３４
上の、ＶＡＲＩに格納された仮想アドレスのうちの対応
しているビット列と比較器９．１０．１１で比較され、
一致していれば比較器９，１０．１１の出力は論理値ｌ
になる．このとき、それぞれをＰＴＬＢヒット，ＳＴＬ
ＢレベルＯヒット，ＳＴＬＢレベルｌヒットという．Ｓ
ＴＬ８レベルＯヒットまたはＳＴＬＢ１レベルヒットの
場合はセレクタｌ６によりヒノトしたレベルの実ページ
アドレスを取り出している信号線３９または４０が選択
され、実アドレスを一時的に格納するレジスタ（以下Ｓ
ＡＲと称す）４にその実ページアドレスが格納される．
また、セレクタ１７．１８の切換のためのＦ／Ｆ （フ
リップフロップ）２０が論理値Ｏであれば、ＰＴＬＢ５
の実ページアドレスを供給している信号線３６と信号線
３０によるＶＡＲ １のページ内アドレスがセレクタ１
７．１８で選択され、Ｆ／Ｆ ２ ０の論理値が１であ
ればＳＡＲ４の値（信号線４４．４５上の｛ｉ）がセレ
クタ１７．１８で選択される．こコテ、Ｆ／Ｆ２０はＯ
Ｒゲート２６によりＳＴＬＢレベル０ヒットまたはレベ
ルｌヒットの時カっＡＮＤゲート２７によりＰＴＬＢヒ
ットでない時に論理値ｌにセットされる．すなわちＶＡ
Ｒ １に仮想アドレスが格納されたマシンサイクル時刻
をｔ１とすれば、セレクタ１７．１８はｔ１ではＰＴＬ
Ｂヒントの場合にＰＴＬＢ出力による実アドレスを選択
し、ＰＴＬＢヒットでな（ ＳＴＬＢヒットの場合には
ｔ１の次のマシンサイクル時刻ｔ２にＳＴＬＢ出力によ
る実アドレスを選択する．セレクタ１７．１８の出力は
６４エントリ×４レベル，１ブロックサイズ６４バイト
のキャッシュメモリのアドレスアレイ（以下ＡＡと称す
）７を索引する．信号線４９によってセレクタｌ８から
供給されるＡＡ７の索引アドレスは実アドレスのビット
１８〜２３であり、ＡＡ７の各レベルからは実アドレス
のビット０−１７が出力され、これらとセレクタ１７の
出力を取り出す信号線４８上の実アドレスのビット０〜
ｌ７とが比較器１２〜１５において比較され、一致すれ
ば即ちキャッシュヒットすればそれぞれ対応するＦ／Ｆ
２ ２〜２５が論理値１にセットされる．このとき、
セレクタ１７．１８の出力である実アドレスは、実アド
レスを一時的に格納するレジスタ（以下ＰＡＲと称す）
２へ格納される．そして、ＰＴＬＢヒットで且つＦ／Ｆ
２０が論理値０であればｔｌでＡＮＤゲート２Ｂ，ＯＲ
ゲート２９を通してＦ／Ｆ２１が論理値ｌにセットされ
、ＰＴＬＢヒットでな＜ ＳＴＬＢヒットであればＦ／
Ｆ ２ ０が論理値ｌであるのでｔ２でＯＲゲート２９
を通してＦ／Ｆ２１が論理値１にセットされる．すなわ
ち、ｔｌ，ｔ２にかかわらずＰＴＬＢヒノトまたはＳＴ
ＬＢヒットであれば、ＡＡ７の索引タイミングでは実ア
ドレスがＰＡＲ２へ、キャソシュヒット状況がレベル毎
にＦ／Ｆ ２ ２〜２５に、ＴＬＢヒット状況がＦ／Ｆ
２１にセソトされる．そして次のマシンサイクルで、キ
ャッシュメモリのデータアレイ（以下ＤＡと称す）８が
索引され、Ｆ／Ｆ ２ ２〜２５のセント状況に従いセ
レクタ１９により所望のデータカデータを一時的に格納
するレジスタ（以下ＤＡＲと称す）３へ格納される． なお、上記の説明および第４図にはＰＴＬＢ５，ＳＴＬ
Ｂ６−０．６−１，ＡＡ７，ＤＡ８への格納について明
示されていないが、ＰＴＬＢヒシトでなく且つＳＴＬＢ
ヒットでない場合は、通常行われている如く主記憶装置
上のアドレス変換テーブルを使用したアドレス変換を行
い、得られた仮想アドレスと実アドレスとの対をＰＴＬ
Ｂ５，ＳＴＬＢ６−０．６−１の該当エントリヘ格納し
、ヰヤソシェメモリのヒットでない場合は主記憶装置ヘ
のブロック転送を起動し実アドレスをＡＡ７へデータを
ＤＡ８へ格納する．また、ＰＴＬＢヒットでな＜ＳＴＬ
Ｂヒットの場合は上記のｔ２においてＳＴＬＢのヒット
した仮想アドレスと実アドレスとの対をＰＴＬＢ５へ写
すことが行われる．〔発明が解決しようとする課題〕 上述した従来のアドレス変換機構によれば、第１のＴＬ
ＢであるＰＴＬＢ５でヒットした場合は、ｔ１で実アド
レスに変換でき且つＡＡ７を索引し、ｔ２でＤＡ８を索
引できる．また、ＰＴＬＢヒットでなく第２（７）ＴＬ
ＢであるＳＴＬＢ６−０．６−１でヒントした場合は、
ｔ２で実アドレスに変換でき且つＡＡ７を索引し、ｔ２
の次のマシンサイクル時刻であるｔ３でＤＡ８を索引で
きる。すなわち第２のＴＬＢである大容量のＳＴＬＢ６
−０．６−１だけではｔ１〜ｔ３の３マシンサイクルを
使ってＤＡ８を索引するのに対し、第１のＴＬＢである
ＰＴＬＢ５を導入することにより、ｔ１，ｔ２の２マシ
ンサイクルにてＤＡ８を索引することが可能となる。
しかしながら、このアドレス変換機構はＳＴＬＢヒント
の確率に対しＰＴＬＢヒットの確率があまり落ちないこ
とが前提であり、ＰＴＬＢヒットの確率が大幅に落ちる
環境下では、ＰＴＬＢ５の導入による価値が無くなるの
は明白である．この点について、更に詳しく説明する． 上述した従来のアドレス変換機構を持つ情報処理装１で
複数オペランド使用命令を実行する場合を考えてみる．
ここで、複数オペランド使用命令とは少なくとも２個以
上のオペランドを使用し各々のオペランドにはオペラン
ドの種類を区別するオペランド番号が割り当てられ、そ
のオペランドのデータ量が多い命令である。例えば、文
字を扱う命令で１０２４バイトのデータ量であるオペラ
ンド番号１のデータと同一データ量のオペランド番号２
のデータとをバイト単位でＡＮＤＬてその結果をオペラ
ンド番号３のデータとしてストアする命令であり、また
、行列を扱うベクトル命令で１０２４バイトのデータ量
であるオペランド番号ｌのデータと同一データ量のオペ
ランド番号２のデータとを加算してその結果をオペラン
ド番号３のデータとしてストアする命令である．上記の
ような複数オペランド使用命令はいずれもオペランド番
号１の読み出し．オペランド番号２の読み出し，オペラ
ンド番号３の書き込みの３つのコマンドが、１回のコマ
ンドで扱えるデータ量を８バイトとして、１２８回連続
することになる．ただし、コマンドの順序はデータ構成
．装置構成により異なる場合がある。これらのオペラン
ドは第５図に示す仮想アドレス形式の如＜４Ｋバイトの
ページであればそれぞれ１ページに入るデータ量であり
、通常異なるページに割り当てられる．従って、それぞ
れのオペランドに対し３つの仮想アドレスと実アドレス
との対を第１のＴＬ’Ｂの３エントリに確保できれば、
第１のＴＬＢにヒットしてアドレス変換は高速に処理さ
れることになる． しかしながら、５１２エントリ×２レベルの第２のＴＬ
Ｂの如く大容量であれば問題は少ないが、ｌ６エントリ
の第１のＴＬＢであれば前記３エントリが確保される確
率は少なくなる．特に仮想アドレス空間割り付け方法に
よりページ番号をある距離を離して割り付けるとすれば
１エントリに競合する確率が大きくなる．もし、同一エ
ントリに格納されるとすれば、オペランド番号１．オペ
ランド番号２，オペランド番号３の順に８バイトずつ処
理すると、常に第１のＴＬＢにヒットしないことになる
． このように、従来のアドレス変換機構では、複数オペラ
ンド使用命令を実行した場合にそれぞれのオペランドに
対応する第１のＴＬＢのエントリが競合する確率が高く
、アドレス変換の性能低下を引き起こす。
の確率に対しＰＴＬＢヒットの確率があまり落ちないこ
とが前提であり、ＰＴＬＢヒットの確率が大幅に落ちる
環境下では、ＰＴＬＢ５の導入による価値が無くなるの
は明白である．この点について、更に詳しく説明する． 上述した従来のアドレス変換機構を持つ情報処理装１で
複数オペランド使用命令を実行する場合を考えてみる．
ここで、複数オペランド使用命令とは少なくとも２個以
上のオペランドを使用し各々のオペランドにはオペラン
ドの種類を区別するオペランド番号が割り当てられ、そ
のオペランドのデータ量が多い命令である。例えば、文
字を扱う命令で１０２４バイトのデータ量であるオペラ
ンド番号１のデータと同一データ量のオペランド番号２
のデータとをバイト単位でＡＮＤＬてその結果をオペラ
ンド番号３のデータとしてストアする命令であり、また
、行列を扱うベクトル命令で１０２４バイトのデータ量
であるオペランド番号ｌのデータと同一データ量のオペ
ランド番号２のデータとを加算してその結果をオペラン
ド番号３のデータとしてストアする命令である．上記の
ような複数オペランド使用命令はいずれもオペランド番
号１の読み出し．オペランド番号２の読み出し，オペラ
ンド番号３の書き込みの３つのコマンドが、１回のコマ
ンドで扱えるデータ量を８バイトとして、１２８回連続
することになる．ただし、コマンドの順序はデータ構成
．装置構成により異なる場合がある。これらのオペラン
ドは第５図に示す仮想アドレス形式の如＜４Ｋバイトの
ページであればそれぞれ１ページに入るデータ量であり
、通常異なるページに割り当てられる．従って、それぞ
れのオペランドに対し３つの仮想アドレスと実アドレス
との対を第１のＴＬ’Ｂの３エントリに確保できれば、
第１のＴＬＢにヒットしてアドレス変換は高速に処理さ
れることになる． しかしながら、５１２エントリ×２レベルの第２のＴＬ
Ｂの如く大容量であれば問題は少ないが、ｌ６エントリ
の第１のＴＬＢであれば前記３エントリが確保される確
率は少なくなる．特に仮想アドレス空間割り付け方法に
よりページ番号をある距離を離して割り付けるとすれば
１エントリに競合する確率が大きくなる．もし、同一エ
ントリに格納されるとすれば、オペランド番号１．オペ
ランド番号２，オペランド番号３の順に８バイトずつ処
理すると、常に第１のＴＬＢにヒットしないことになる
． このように、従来のアドレス変換機構では、複数オペラ
ンド使用命令を実行した場合にそれぞれのオペランドに
対応する第１のＴＬＢのエントリが競合する確率が高く
、アドレス変換の性能低下を引き起こす。
次に、従来のアドレス変換機構を使用した情報処理装置
において主記憶装置からのデータ読み出しを考えてみる
。１回の命令読み出しで８バイトすなわち２命令取り出
し、これらの命令が１つずつオペランドを読み出すとし
て、１回の命令読み出しに対し２回のオペランド読み出
しが行われることになる。命令用とオペランド用の仮想
アドレス空間は異なるため第１のＴＬＢが１６エントリ
としてこれらの仮想ページアドレスの下位４ビットが同
一であれば第１のＴＬＢの同一のエントリに競合するこ
とになる。すなわち単純に計算すれば１６分の１の確率
で３回の読み出しに２回、第１のＴＬＢでヒットしない
ことになる。また、命令先取りおよび命令分岐予測機能
の採用により命令読み出しの頻度は増える方向にあり、
さらに仮想アドレス空間割り付け方法によってその確率
は増大する可能性がある． このように、従来のアドレス変換機構では、命令読み出
しとオペランド読み出しが第１のＴＬＢの同一エントリ
に競合する確率が高く、アドレス変換の性能低下を引き
起こす。
において主記憶装置からのデータ読み出しを考えてみる
。１回の命令読み出しで８バイトすなわち２命令取り出
し、これらの命令が１つずつオペランドを読み出すとし
て、１回の命令読み出しに対し２回のオペランド読み出
しが行われることになる。命令用とオペランド用の仮想
アドレス空間は異なるため第１のＴＬＢが１６エントリ
としてこれらの仮想ページアドレスの下位４ビットが同
一であれば第１のＴＬＢの同一のエントリに競合するこ
とになる。すなわち単純に計算すれば１６分の１の確率
で３回の読み出しに２回、第１のＴＬＢでヒットしない
ことになる。また、命令先取りおよび命令分岐予測機能
の採用により命令読み出しの頻度は増える方向にあり、
さらに仮想アドレス空間割り付け方法によってその確率
は増大する可能性がある． このように、従来のアドレス変換機構では、命令読み出
しとオペランド読み出しが第１のＴＬＢの同一エントリ
に競合する確率が高く、アドレス変換の性能低下を引き
起こす。
本発明は上述した如き従来の欠点を解決したもので、そ
の目的は、第１のＴＬＢのヒット率を極力高めアドレス
変換が高速に行われるようにすることにある． 〔課題を解決するための手段〕 本発明によれば、上記の目的は、仮想アドレスを実アド
レスに高速変換するため対応する仮想アドレスと実アド
レスとの対を記憶するバッファであるＴＬＢを使用し、
更にこのＴＬＢを第１のＴＬＢとこの第１のＴＬＢより
低速かつ大容量の第２のＴＬＢとにより構成した情報処
理装置において、 （１）変換要求された仮想アドレスが複数オペランド使
用命令のオペランドにかかる仮想アドレスであるか否か
を判断する手段と、 この手段により複数オペランド使用命令のオペランドに
かかる仮想アドレスと判断されることにより、そのオペ
ランドのオペランド番号に対応して予め割り当てられた
第１のＴＬＢのエントリを索引するアドレスを生成する
手段とを含むアドレス変換機構。
の目的は、第１のＴＬＢのヒット率を極力高めアドレス
変換が高速に行われるようにすることにある． 〔課題を解決するための手段〕 本発明によれば、上記の目的は、仮想アドレスを実アド
レスに高速変換するため対応する仮想アドレスと実アド
レスとの対を記憶するバッファであるＴＬＢを使用し、
更にこのＴＬＢを第１のＴＬＢとこの第１のＴＬＢより
低速かつ大容量の第２のＴＬＢとにより構成した情報処
理装置において、 （１）変換要求された仮想アドレスが複数オペランド使
用命令のオペランドにかかる仮想アドレスであるか否か
を判断する手段と、 この手段により複数オペランド使用命令のオペランドに
かかる仮想アドレスと判断されることにより、そのオペ
ランドのオペランド番号に対応して予め割り当てられた
第１のＴＬＢのエントリを索引するアドレスを生成する
手段とを含むアドレス変換機構。
（２）第１のＴＬＢが少なくとも１つのレジスタと多エ
ントリのバッファとにより構成され、且つ、仮想アドレ
スの変換要求時に前記レジスタによるアドレス変換を行
って変換可能か否かを判断する手段と、 この手段の判断結果が変換可能を示すときは前記レジス
タによる変換結果を選択し、変換不可を示すときは前記
多エントリのバッファによる変換結果を選択する選択手
段と、 第１のＴＬＢおよび第２のＴＬＢによるアドレス変換不
成功時の仮想アドレスと実アドレスとの対および第２の
ＴＬＢによるアドレス変換成功時の仮想アドレスと実ア
ドレスとの対を前記レジスタに格納すると共に、、前記
レジスタに格納されていた内容をその仮想ページアドレ
スの下位のビットで定まる前記バンファのエントリに移
送する手段とを含むアドレス変換機構． （３）変換要求された仮想アドレスとこの仮想アドレス
がオペランド用か命令用かの区別とに基づいて第１のＴ
ＬＢを索引するアドレスを生成する手段を含み、 第１のＴＬＢを二分して一方をオペランドにかかる仮想
アドレスの変換用に、他方を命令にかかる仮想アドレス
の変換用に使用する構成を有するアドレス変換機構。
ントリのバッファとにより構成され、且つ、仮想アドレ
スの変換要求時に前記レジスタによるアドレス変換を行
って変換可能か否かを判断する手段と、 この手段の判断結果が変換可能を示すときは前記レジス
タによる変換結果を選択し、変換不可を示すときは前記
多エントリのバッファによる変換結果を選択する選択手
段と、 第１のＴＬＢおよび第２のＴＬＢによるアドレス変換不
成功時の仮想アドレスと実アドレスとの対および第２の
ＴＬＢによるアドレス変換成功時の仮想アドレスと実ア
ドレスとの対を前記レジスタに格納すると共に、、前記
レジスタに格納されていた内容をその仮想ページアドレ
スの下位のビットで定まる前記バンファのエントリに移
送する手段とを含むアドレス変換機構． （３）変換要求された仮想アドレスとこの仮想アドレス
がオペランド用か命令用かの区別とに基づいて第１のＴ
ＬＢを索引するアドレスを生成する手段を含み、 第１のＴＬＢを二分して一方をオペランドにかかる仮想
アドレスの変換用に、他方を命令にかかる仮想アドレス
の変換用に使用する構成を有するアドレス変換機構。
により、それぞれ達成される。
前記（１）の構成を採用したアドレス変換機構において
は、仮想アドレスの変換要求時、変換要求された仮想ア
ドレスが複数オペランド使用命令のオペランドにかかる
仮想アドレスであると判断されると、そのオペランドの
オペランド番号に対応して予め割り当てられた第１のＴ
ＬＢのエントリを索引するアドレスが生成される．従っ
て、複数オペランド使用命令の各オペランドのアドレス
変換用として第１のＴＬＢのそれぞれ異なる領域が使用
されることになり、各オペランド間で第１のＴＬＢの同
一エントリに対する競合が回避される。よって、第１の
ＴＬＢのヒット率が高められ複数オペランド使用命令実
行時におけるアドレス変換が高速に行われる。
は、仮想アドレスの変換要求時、変換要求された仮想ア
ドレスが複数オペランド使用命令のオペランドにかかる
仮想アドレスであると判断されると、そのオペランドの
オペランド番号に対応して予め割り当てられた第１のＴ
ＬＢのエントリを索引するアドレスが生成される．従っ
て、複数オペランド使用命令の各オペランドのアドレス
変換用として第１のＴＬＢのそれぞれ異なる領域が使用
されることになり、各オペランド間で第１のＴＬＢの同
一エントリに対する競合が回避される。よって、第１の
ＴＬＢのヒット率が高められ複数オペランド使用命令実
行時におけるアドレス変換が高速に行われる。
前記（２）の構成を採用したアドレス変換機構において
は、アドレス変換要求時、第１のＴＬＢの一部を構成す
るレジスタによるアドレス変換が行われて変換可能か否
か判断され、変換可能な場合はこのレジスタによる変換
結果が選択され、変換不可のときは第１のＴＬＢの残り
の部分を構成する多エントリのバッファによる変換結果
が選択される． ここで、仮想アドレスの変換時、第１のＴＬＢおよび第
２のＴＬＢによるアドレス変換が不成功に終わると従来
と同様に主記憶上のアドレス変換テーブルを使ったアド
レス変換が行われるが、そのとき得られた仮想アドレス
と実アドレスとの対が前記レジスタに格納され、また第
１のＴＬＢでアドレス変換不成功であったが第２のＴＬ
Ｂでアドレス変換が成功した時にはその際の仮想アドレ
スと実アドレスとの対が前記レジスタに格納され、各々
前記レジスタに格納されていた元の内容はその仮想ペー
ジアドレスの下位のビノトで定まる八ソファのエントリ
に移送される．従って、第１のＴＬＢは、バッファのエ
ントリ数にレジスタの個数分のエントリを追加したもの
となり、且つその追加されるエントリは最近使用された
仮想ページアドレスの下位のビノト（例えばパソファが
１６エントリのときは下位４ビット）で定まる仮想アド
レス変換用として動的に使用される．よって、複数オペ
ランド使用命令の各オペランドの仮想ページアドレスの
下位のビットが同一となるように仮想アドレス空間が割
り付けられていても、それらオペランドのアドレス変換
用として第１のＴＬＢのそれぞれ異なる領域が使用され
ることになり、各オペランド間で第１のＴＬＢの同一エ
ントリに対する競合が回避され、第１のＴＬＢのヒット
率が高められて複数オペランド使用命令実行時における
アドレス変換が高速に行われる． 前記（３）の構成を採用したアドレス変換機構において
は、仮想アドレスの変換要求時、変換要求された仮想ア
ドレスとこの仮想アドレスがオペランド用か命令用かの
区別とに基づいて第１のＴＬＢを索引するアドレスが生
成される．即ち、第１のＴＬＢを二分して一方をオペラ
ンドにかかる仮想アドレスの変換用に、他方を命令にか
かる仮想アドレスの変換用に使用してアドレス変換が行
われる為、オペランド用と命令用の仮想ページアドレス
が第１のＴＬＢの同一エントリで競合することが回避で
き、第１のＴＬＢのヒット率が高められてアドレス変換
が高速に行われる．〔実施例〕 次に、本発明の実施例について図面を参照して詳細に説
明する． 第１図は本発明の一実施例の要部ブロック図であり、第
１のＴＬＢの周辺部分のみを示している．この実施例の
アドレス変換機構は、複数オペランド使用命令の実行時
における第１のＴＬＢのヒント率を高め得るようにした
ものである．第１図に示すアドレス変更機構においては
、仮想アドレスがＶＡＲ １に格納された際、同時にそ
の仮想アドレスが複数オペランド使用命令のオペランド
番号１のオペランドであれば２ビットの論理値「０１Ｊ
が、オペランド番号２のオペランドであれば論理値「１
０」が、オペランド番号３のオペランドであれば論理値
ｒｌ ＩＪが、そして複数オペランド使用命令のオペラ
ンドでなければ論理値「００」が、２ビットの信号線６
３を通して、オペランド番号格納用のレジスタ（以下Ｏ
ＰＲと称す）６０に格納されるようになっている，ＯＰ
Ｒ６０（７）論理値ハ信号Ｉ！６１．６２によ＃）ＯＲ
ゲート６４とセレクタ６７に伝達され、ＯＲゲート６４
はＯＰＲ６０からの論理値に基づき仮想アドレスが複数
オペランド使用命令のオペランド番号１〜３のオペラン
ドであれば論理値ｌを信号線６５に出力し、複数オペラ
ンド使用命令のオペランドでなければ論理値Ｏを信号線
６５に出力し、パンファゲート６６を通じてセレクタ６
７を制御すセレクタ６７には、信号線３１で取り出され
たＶＡＲＩ中の仮想ページアトレスの下位４ビノトと、
ＯＰＲ６０からの論理値とが人力されており、ＯＲゲー
ト６４の出力が論理値Ｏのときは信号線３１で供給され
る仮想ページアドレスの下位４ビットを選択してアクセ
スアドレスとしてＰＴＬＢ５に出力し、ＯＲゲート６４
の出力が論理値１のときは上位２ビットが論理値０とな
り下位２ビットがＯＰＲ６ ０からの論理値となる合計
４ビットをアクセスアドレスとしてＰＴＬＢ５に出力す
る．すなわち、第１のＴＬＢであるＰＴＬＢ５の索引ア
ドレスは複数オペランド使用命令でなければ第４図に示
した従来例と同一である仮想ページアドレスの下位４ビ
ットが使用され、複数オペランド使用命令であればＯＰ
Ｒ６ ０に格納されたオペランド番号に従う固定アドレ
スとなる．この固定アドレスは本実施例の場合オペラン
ド番号１〜３に対しＰＴＬＢ５のエントリ１〜３を指示
するアドレスである。
は、アドレス変換要求時、第１のＴＬＢの一部を構成す
るレジスタによるアドレス変換が行われて変換可能か否
か判断され、変換可能な場合はこのレジスタによる変換
結果が選択され、変換不可のときは第１のＴＬＢの残り
の部分を構成する多エントリのバッファによる変換結果
が選択される． ここで、仮想アドレスの変換時、第１のＴＬＢおよび第
２のＴＬＢによるアドレス変換が不成功に終わると従来
と同様に主記憶上のアドレス変換テーブルを使ったアド
レス変換が行われるが、そのとき得られた仮想アドレス
と実アドレスとの対が前記レジスタに格納され、また第
１のＴＬＢでアドレス変換不成功であったが第２のＴＬ
Ｂでアドレス変換が成功した時にはその際の仮想アドレ
スと実アドレスとの対が前記レジスタに格納され、各々
前記レジスタに格納されていた元の内容はその仮想ペー
ジアドレスの下位のビノトで定まる八ソファのエントリ
に移送される．従って、第１のＴＬＢは、バッファのエ
ントリ数にレジスタの個数分のエントリを追加したもの
となり、且つその追加されるエントリは最近使用された
仮想ページアドレスの下位のビノト（例えばパソファが
１６エントリのときは下位４ビット）で定まる仮想アド
レス変換用として動的に使用される．よって、複数オペ
ランド使用命令の各オペランドの仮想ページアドレスの
下位のビットが同一となるように仮想アドレス空間が割
り付けられていても、それらオペランドのアドレス変換
用として第１のＴＬＢのそれぞれ異なる領域が使用され
ることになり、各オペランド間で第１のＴＬＢの同一エ
ントリに対する競合が回避され、第１のＴＬＢのヒット
率が高められて複数オペランド使用命令実行時における
アドレス変換が高速に行われる． 前記（３）の構成を採用したアドレス変換機構において
は、仮想アドレスの変換要求時、変換要求された仮想ア
ドレスとこの仮想アドレスがオペランド用か命令用かの
区別とに基づいて第１のＴＬＢを索引するアドレスが生
成される．即ち、第１のＴＬＢを二分して一方をオペラ
ンドにかかる仮想アドレスの変換用に、他方を命令にか
かる仮想アドレスの変換用に使用してアドレス変換が行
われる為、オペランド用と命令用の仮想ページアドレス
が第１のＴＬＢの同一エントリで競合することが回避で
き、第１のＴＬＢのヒット率が高められてアドレス変換
が高速に行われる．〔実施例〕 次に、本発明の実施例について図面を参照して詳細に説
明する． 第１図は本発明の一実施例の要部ブロック図であり、第
１のＴＬＢの周辺部分のみを示している．この実施例の
アドレス変換機構は、複数オペランド使用命令の実行時
における第１のＴＬＢのヒント率を高め得るようにした
ものである．第１図に示すアドレス変更機構においては
、仮想アドレスがＶＡＲ １に格納された際、同時にそ
の仮想アドレスが複数オペランド使用命令のオペランド
番号１のオペランドであれば２ビットの論理値「０１Ｊ
が、オペランド番号２のオペランドであれば論理値「１
０」が、オペランド番号３のオペランドであれば論理値
ｒｌ ＩＪが、そして複数オペランド使用命令のオペラ
ンドでなければ論理値「００」が、２ビットの信号線６
３を通して、オペランド番号格納用のレジスタ（以下Ｏ
ＰＲと称す）６０に格納されるようになっている，ＯＰ
Ｒ６０（７）論理値ハ信号Ｉ！６１．６２によ＃）ＯＲ
ゲート６４とセレクタ６７に伝達され、ＯＲゲート６４
はＯＰＲ６０からの論理値に基づき仮想アドレスが複数
オペランド使用命令のオペランド番号１〜３のオペラン
ドであれば論理値ｌを信号線６５に出力し、複数オペラ
ンド使用命令のオペランドでなければ論理値Ｏを信号線
６５に出力し、パンファゲート６６を通じてセレクタ６
７を制御すセレクタ６７には、信号線３１で取り出され
たＶＡＲＩ中の仮想ページアトレスの下位４ビノトと、
ＯＰＲ６０からの論理値とが人力されており、ＯＲゲー
ト６４の出力が論理値Ｏのときは信号線３１で供給され
る仮想ページアドレスの下位４ビットを選択してアクセ
スアドレスとしてＰＴＬＢ５に出力し、ＯＲゲート６４
の出力が論理値１のときは上位２ビットが論理値０とな
り下位２ビットがＯＰＲ６ ０からの論理値となる合計
４ビットをアクセスアドレスとしてＰＴＬＢ５に出力す
る．すなわち、第１のＴＬＢであるＰＴＬＢ５の索引ア
ドレスは複数オペランド使用命令でなければ第４図に示
した従来例と同一である仮想ページアドレスの下位４ビ
ットが使用され、複数オペランド使用命令であればＯＰ
Ｒ６ ０に格納されたオペランド番号に従う固定アドレ
スとなる．この固定アドレスは本実施例の場合オペラン
ド番号１〜３に対しＰＴＬＢ５のエントリ１〜３を指示
するアドレスである。
ＰＴＬＢ５の索引アドレスの他に第４図の従来例との相
違点は、比較器９では、信号線６８により供給されるＶ
ＡＲ ｌ中の仮想ページアドレスの全ビノトとＰＴＬＢ
５から信号線３５に出力された仮想ページアドレスの全
ピントとを比較していることである。比較対象が全ビッ
トになる理由は、例えば複数オペランド使用命令のオペ
ランド番号１のオペランドで使用したＰＴＬＢ５のエン
トリ１は、複数オペランド使用命令でない場合に期待さ
れる仮想ページアドレスの下位４ビットが論理値ｒ００
０１Ｊでないからである。その他の論理については第４
図の論理と同しであるため第１図より省略している。
違点は、比較器９では、信号線６８により供給されるＶ
ＡＲ ｌ中の仮想ページアドレスの全ビノトとＰＴＬＢ
５から信号線３５に出力された仮想ページアドレスの全
ピントとを比較していることである。比較対象が全ビッ
トになる理由は、例えば複数オペランド使用命令のオペ
ランド番号１のオペランドで使用したＰＴＬＢ５のエン
トリ１は、複数オペランド使用命令でない場合に期待さ
れる仮想ページアドレスの下位４ビットが論理値ｒ００
０１Ｊでないからである。その他の論理については第４
図の論理と同しであるため第１図より省略している。
このように本実施例のアドレス変換機構では、複数オペ
ランド使用命令の各オペランドに対し第１のＴＬＢであ
るＰＴＬＢ５のそれぞれ異なる固定領域を割り当ててい
るので、各オペランドが第１のＴＬＢの同一エントリを
使用することがなくなる。即ち、各オペランド間で第１
のＴＬＢの同一エントリに対する競合を回避できるため
、複数オペランド使用命令実行時におけるアドレス変換
速度が向上する． 第２図は本発明の別の実施例の要部ブロック図であり、
やはり第１のＴＬＢの周辺部分のみを示している．この
実施例のアドレス変換機構は、主として複数オペランド
使用命令の実行時における第１のＴＬＢのヒット率を高
め得るようにしたものである。
ランド使用命令の各オペランドに対し第１のＴＬＢであ
るＰＴＬＢ５のそれぞれ異なる固定領域を割り当ててい
るので、各オペランドが第１のＴＬＢの同一エントリを
使用することがなくなる。即ち、各オペランド間で第１
のＴＬＢの同一エントリに対する競合を回避できるため
、複数オペランド使用命令実行時におけるアドレス変換
速度が向上する． 第２図は本発明の別の実施例の要部ブロック図であり、
やはり第１のＴＬＢの周辺部分のみを示している．この
実施例のアドレス変換機構は、主として複数オペランド
使用命令の実行時における第１のＴＬＢのヒット率を高
め得るようにしたものである。
第２図において、７０は、仮想ページアドレスの全ビッ
トとこの仮想ページアドレスのアドレス変換後の実ペー
ジアドレスの全ビットとの対を格納するレジスタ（以下
ＡＴＲと称す）であり、第１のＴＬＢの一部を構成して
いる。即ち、本実施例のアドレス変換機構では、第１の
ＴＬＢは、第４図の従来例と同一構成の１６エントリの
ＰＴＬＢ５とｌエントリのＡＴＲ７０との合計１７エン
トリで構成されている． ＡＴＲ７０を使ったアドレス変換は、ＶＡＲ １に保持
された仮想ページアドレスの全ビットを信号線７３によ
り取り出すと共にＡＴＲ７０に保持された仮想ページア
ドレスの全ビノトを信号線７ｌにより取り出し、それら
を比較器７４で比較し、一敗すればＡＴＲ７０に格納さ
れている実ページアドレスの全ビノトを取り出している
信号線７２をセレクタ７７で選択することで行われる。
トとこの仮想ページアドレスのアドレス変換後の実ペー
ジアドレスの全ビットとの対を格納するレジスタ（以下
ＡＴＲと称す）であり、第１のＴＬＢの一部を構成して
いる。即ち、本実施例のアドレス変換機構では、第１の
ＴＬＢは、第４図の従来例と同一構成の１６エントリの
ＰＴＬＢ５とｌエントリのＡＴＲ７０との合計１７エン
トリで構成されている． ＡＴＲ７０を使ったアドレス変換は、ＶＡＲ １に保持
された仮想ページアドレスの全ビットを信号線７３によ
り取り出すと共にＡＴＲ７０に保持された仮想ページア
ドレスの全ビノトを信号線７ｌにより取り出し、それら
を比較器７４で比較し、一敗すればＡＴＲ７０に格納さ
れている実ページアドレスの全ビノトを取り出している
信号線７２をセレクタ７７で選択することで行われる。
また、比較器７４の比較結果が不一致のとき、セレクタ
７７は、信号線３６を通してＰＴＬＢ５から出力された
実ページアドレスを選択する。セレクタ７７の出力は第
１のＴＬＢにおける実ページアドレスとして信号線３６
を通じて第４図のセレクタ１７に供給される。また、Ｏ
Ｒゲート７９は比較器７４から信号線７５に出力される
ＡＴＲ７０によるアドレス変換成功，不成功を示す信号
と、比較器８４から信号線７８に出力されるＰＴＬＢ５
によるアドレス変換成功，不成功を示す信号との論理和
をとり、その結果を信号線４１．４２により第４図のア
ンドゲート２８，２７へ出力する．このＯＲゲート７９
の出力は第１のＴＬＢにおいてアドレス変換が成功した
か否かを示し、成功した場合にはセレクタ７７の出力を
取り出す信号線３６上の実ページアドレスが正しい実ペ
ージアドレスとして使用される。
７７は、信号線３６を通してＰＴＬＢ５から出力された
実ページアドレスを選択する。セレクタ７７の出力は第
１のＴＬＢにおける実ページアドレスとして信号線３６
を通じて第４図のセレクタ１７に供給される。また、Ｏ
Ｒゲート７９は比較器７４から信号線７５に出力される
ＡＴＲ７０によるアドレス変換成功，不成功を示す信号
と、比較器８４から信号線７８に出力されるＰＴＬＢ５
によるアドレス変換成功，不成功を示す信号との論理和
をとり、その結果を信号線４１．４２により第４図のア
ンドゲート２８，２７へ出力する．このＯＲゲート７９
の出力は第１のＴＬＢにおいてアドレス変換が成功した
か否かを示し、成功した場合にはセレクタ７７の出力を
取り出す信号線３６上の実ページアドレスが正しい実ペ
ージアドレスとして使用される。
ＡＴＲ７０によるアドレス変換成功かどうかの判断時間
すなわち比較器７４のディレイタイムは比較的短いため
、ＡＴＲ７０，比較器７４，セｌｚクタ７７，ＯＲゲー
ト７９を導入しても、第４図に示すＰＴＬＢ５の出力に
つながる信号線３６と第２図に示すセレクタ７７の出力
につながる信号線３６とに実ページアドレスが現れる時
間は殆どかわらない。
すなわち比較器７４のディレイタイムは比較的短いため
、ＡＴＲ７０，比較器７４，セｌｚクタ７７，ＯＲゲー
ト７９を導入しても、第４図に示すＰＴＬＢ５の出力に
つながる信号線３６と第２図に示すセレクタ７７の出力
につながる信号線３６とに実ページアドレスが現れる時
間は殆どかわらない。
ＡＴＲ７０とＰＴＬＢ５とによるアドレス変換すなわち
第１のＴＬＢによるアドレス変換の成功時には、ＡＴＲ
７０，ＰＴＬＢ５の内容は不変だが、第１のＴＬＢおよ
び第２のＴＬＢによるアドレス変換不成功時は主記憶上
のアドレス変換テーブルを使ったアドレス変換が行われ
、得られた仮想ページアドレスと実ページアドレスとの
対が信号線８３によって書替回路８０に与えられ、信号
線８４を通じてＡＴＲ７０へ格納される。同時に書替回
路８０により、ＡＴＲ７０に格納されていた元の内容が
信号線８ｌで取り出されてその仮想ページアドレスの下
位４ビ，トで定まるＰＴＬＢ５のエントリへ信号線８２
を通じて移送される。
第１のＴＬＢによるアドレス変換の成功時には、ＡＴＲ
７０，ＰＴＬＢ５の内容は不変だが、第１のＴＬＢおよ
び第２のＴＬＢによるアドレス変換不成功時は主記憶上
のアドレス変換テーブルを使ったアドレス変換が行われ
、得られた仮想ページアドレスと実ページアドレスとの
対が信号線８３によって書替回路８０に与えられ、信号
線８４を通じてＡＴＲ７０へ格納される。同時に書替回
路８０により、ＡＴＲ７０に格納されていた元の内容が
信号線８ｌで取り出されてその仮想ページアドレスの下
位４ビ，トで定まるＰＴＬＢ５のエントリへ信号線８２
を通じて移送される。
また、第１のＴＬＢでアドレス変換が失敗したが第２の
ＴＬＢでアドレス変換が成功した場合には、その成功に
かかる仮想ページアドレスと実ページアドレスとの対が
信号線８３によって書替回路８０に与えられ、信号線８
４を通じてＡＴＲ７０へ格納されると共に、ＡＴＲ７０
に格納されていた元の内容が信号線８１で取り出されて
その仮想ページアドレスの下位４ビットで定まるＰＴＬ
Ｂ５のエントリへ信号線８２を通じて移送される．すな
わち、仮想ページアドレスの下位４ビットで定まるＰＴ
ＬＢ５のエントリに対し１つだけエントリが動的に追加
されることになる．また、ＡＴＲ７０と同様にレジスタ
をもう一つ追加すると２エントリが追加されることにな
る．従って、アドレス変換用のレジスタを追加すると高
速性を損なわずして第１のＴＬＢのレベル数を追加でき
ることになる。
ＴＬＢでアドレス変換が成功した場合には、その成功に
かかる仮想ページアドレスと実ページアドレスとの対が
信号線８３によって書替回路８０に与えられ、信号線８
４を通じてＡＴＲ７０へ格納されると共に、ＡＴＲ７０
に格納されていた元の内容が信号線８１で取り出されて
その仮想ページアドレスの下位４ビットで定まるＰＴＬ
Ｂ５のエントリへ信号線８２を通じて移送される．すな
わち、仮想ページアドレスの下位４ビットで定まるＰＴ
ＬＢ５のエントリに対し１つだけエントリが動的に追加
されることになる．また、ＡＴＲ７０と同様にレジスタ
をもう一つ追加すると２エントリが追加されることにな
る．従って、アドレス変換用のレジスタを追加すると高
速性を損なわずして第１のＴＬＢのレベル数を追加でき
ることになる。
このように第２図の実施例では、仮想ページアドレスと
実ページアドレスとの対を格納したレジスタを第１のＴ
ＬＢに追加することにより、従来第１のＴＬＢの同一エ
ントリで競合する複数オペランド使用命令に対しても競
合を回避することができる．よって、複数オペランド使
用命令の各オペランドに対するアドレス変換性能の低下
が回避でき、性能を高めることが可能となる。なお、こ
の実施例のアドレス変換機構はオペランド用と命令用の
仮想ページアドレスが第１のＴＬＢの同一エントリに競
合することも防止できる。
実ページアドレスとの対を格納したレジスタを第１のＴ
ＬＢに追加することにより、従来第１のＴＬＢの同一エ
ントリで競合する複数オペランド使用命令に対しても競
合を回避することができる．よって、複数オペランド使
用命令の各オペランドに対するアドレス変換性能の低下
が回避でき、性能を高めることが可能となる。なお、こ
の実施例のアドレス変換機構はオペランド用と命令用の
仮想ページアドレスが第１のＴＬＢの同一エントリに競
合することも防止できる。
第３図は本発明の更に別の実施例の要部ブロック図であ
り、やはり第１のＴＬＢの周辺部分のみを示している。
り、やはり第１のＴＬＢの周辺部分のみを示している。
この実施例のアドレス変換機構は、オペランド用と命令
用の仮想ページアドレスが第１のＴＬＢの同一エントリ
に競合することを防止したものである。
用の仮想ページアドレスが第１のＴＬＢの同一エントリ
に競合することを防止したものである。
第３図に示すアドレス変更機構においては、仮想アドレ
スがＶＡＲ １に格納された際、同時にその仮想アドレ
スが命令読み出しにかかるものである場合に論理値１が
、オペラント読み出しにかかるものである場合に論理値
Ｏが、信号線９６によって命令フェンチ指示Ｆ／Ｆ ９
０へ格納される。
スがＶＡＲ １に格納された際、同時にその仮想アドレ
スが命令読み出しにかかるものである場合に論理値１が
、オペラント読み出しにかかるものである場合に論理値
Ｏが、信号線９６によって命令フェンチ指示Ｆ／Ｆ ９
０へ格納される。
この命令フェッチ指示Ｆ／Ｆ ９ ０の出力は合成器９
４に加えられ、合成器９４は命令フェンチ指示Ｆ／Ｆ
９ ０の出力を最上位ビット，ＶＡＲＩの仮想ヘージア
ドレスの下位３ビットをその下位ピントとする合計４ビ
ットの索引用アドレスを生成し、信号線９３を介してそ
の索引用アドレスで第１のＴＬＢであるＰＴＬＢ５を索
引する。すなわち、本実施例ではｌ６エントリのＰＴＬ
Ｂ５は上位８エントリがオペランド用，下位８エントリ
が命令用に分割して使用される。
４に加えられ、合成器９４は命令フェンチ指示Ｆ／Ｆ
９ ０の出力を最上位ビット，ＶＡＲＩの仮想ヘージア
ドレスの下位３ビットをその下位ピントとする合計４ビ
ットの索引用アドレスを生成し、信号線９３を介してそ
の索引用アドレスで第１のＴＬＢであるＰＴＬＢ５を索
引する。すなわち、本実施例ではｌ６エントリのＰＴＬ
Ｂ５は上位８エントリがオペランド用，下位８エントリ
が命令用に分割して使用される。
ＰＴＬＢ５の索引アドレスの他に第４図の従来例との相
違は、比較器９における比較対象ビット数が１増え、信
号線９５により供給されるＶＡＲｌ中の仮想ページアド
レスのビット０〜２０とＰＴＬＢ５から信号線３５に出
力された仮想ページアドレスのビットＯ〜２０とを比較
していることであり、その他の論理は第４図と同一であ
るため第３図より省略している。
違は、比較器９における比較対象ビット数が１増え、信
号線９５により供給されるＶＡＲｌ中の仮想ページアド
レスのビット０〜２０とＰＴＬＢ５から信号線３５に出
力された仮想ページアドレスのビットＯ〜２０とを比較
していることであり、その他の論理は第４図と同一であ
るため第３図より省略している。
このように、本実施例では、命令フェンチ指示を第１の
ＴＬＢへの索引アドレスに加味して第１のＴＬＢのエン
トリをオペランド用と命令用とに分割して使用するため
、オペランド用と命令用の仮想ページアドレスが第１の
ＴＬＢの同一エントリで競合することが回避でき、オペ
ランド読み出しと命令読み出しの競合によるアドレス変
換性能の低下を防止することができる。
ＴＬＢへの索引アドレスに加味して第１のＴＬＢのエン
トリをオペランド用と命令用とに分割して使用するため
、オペランド用と命令用の仮想ページアドレスが第１の
ＴＬＢの同一エントリで競合することが回避でき、オペ
ランド読み出しと命令読み出しの競合によるアドレス変
換性能の低下を防止することができる。
以上説明したように、本発明によれば、第１のＴＬＢの
ヒット率を極力高めることができ、アドレス変換を高速
に行うことが可能となる．特に、変換要求された仮想ア
ドレスが複数オペランド使用命令のオペランドにかかる
仮想アドレスであるときにそのオペランドのオペランド
番号に対応して予め割り当てられた第１のＴＬＢのエン
トリを索引するアドレスを生成する構成のアドレス変換
機構では、複数オペランド使用命令実行時における第１
のＴＬＢのヒット率を向上でき、複数オペランド使用命
令にかかるアドレス変換を高速に実行することができる
。
ヒット率を極力高めることができ、アドレス変換を高速
に行うことが可能となる．特に、変換要求された仮想ア
ドレスが複数オペランド使用命令のオペランドにかかる
仮想アドレスであるときにそのオペランドのオペランド
番号に対応して予め割り当てられた第１のＴＬＢのエン
トリを索引するアドレスを生成する構成のアドレス変換
機構では、複数オペランド使用命令実行時における第１
のＴＬＢのヒット率を向上でき、複数オペランド使用命
令にかかるアドレス変換を高速に実行することができる
。
また、第１のＴＬＢを少なくとも１つのレジスタと多エ
ントリのハンファとにより構成したアドレス変換機構に
よれば、複数オペランド使用命令実行時における第１の
ＴＬＢのヒント率を向上することができる他、オペラン
ド用と命令用の仮想ページアドレスが第１のＴＬＢの同
一エントリに競合することも回避できる。
ントリのハンファとにより構成したアドレス変換機構に
よれば、複数オペランド使用命令実行時における第１の
ＴＬＢのヒント率を向上することができる他、オペラン
ド用と命令用の仮想ページアドレスが第１のＴＬＢの同
一エントリに競合することも回避できる。
更に、第１のＴＬＢを二分して一方をオペランドにかか
る仮想アドレスの変換用に、他方を命令にかかる仮想ア
ドレスの変換用に使用するアドレス変換機構では、オペ
ランド用と命令用の仮想ページアドレスが第１のＴＬＢ
の同一エントリに競合することが回避できる。従って、
オペランド読み出しと命令読み出しの競合によるアドレ
ス変換の性能低下を防止でき、アドレス変換の高速化が
可能となる。
る仮想アドレスの変換用に、他方を命令にかかる仮想ア
ドレスの変換用に使用するアドレス変換機構では、オペ
ランド用と命令用の仮想ページアドレスが第１のＴＬＢ
の同一エントリに競合することが回避できる。従って、
オペランド読み出しと命令読み出しの競合によるアドレ
ス変換の性能低下を防止でき、アドレス変換の高速化が
可能となる。
第１図は本発明の一実施例の要部プロソク図、第２図は
本発明の別の実施例の要部ブロンク図、第３図は本発明
の更に別の実施例の要部ブロノク図、 第４図は従来のアドレス変換機構のブロック図および、 第５図は仮想ア｝゛レスと実アドレスの形式を示す図で
ある． 図において、 １・・・変換要求された仮想アドレスを保持するレジス
タ（ＶＡＲ） ５・・・第１のＴＬＢを構成する多エントリのバッファ
（ＰＴＬＢ） ９，８４・・・ＰＴＬＢ５によるアドレス変換成功，不
成功を判断する比較器 ６０・・・オペランド番号が格納されるレジスタ（ＯＰ
Ｒ） ６４・・・変換要求された仮想アドレスが複数オペラン
ド使用命令の各オペランドにかかる仮想アドレスか否か
を判断するＯＲゲート ６６・・・バッファゲート ６ ７ ７ ７ ７ ７・・・ＰＴＬＢ５の索引アドレスを生成するセレクタ ０・・・第１のＴＬＢの一部を構成するレジスタ（ＡＴ
Ｒ） ４・・・レジスタ７０によるアドレス変換成功．不成功
を判断する比較器 ７・・・レジスタＴｏ，ＰＴＬＢ５による変換結果の何
れか一方を選択するセレクタ
本発明の別の実施例の要部ブロンク図、第３図は本発明
の更に別の実施例の要部ブロノク図、 第４図は従来のアドレス変換機構のブロック図および、 第５図は仮想ア｝゛レスと実アドレスの形式を示す図で
ある． 図において、 １・・・変換要求された仮想アドレスを保持するレジス
タ（ＶＡＲ） ５・・・第１のＴＬＢを構成する多エントリのバッファ
（ＰＴＬＢ） ９，８４・・・ＰＴＬＢ５によるアドレス変換成功，不
成功を判断する比較器 ６０・・・オペランド番号が格納されるレジスタ（ＯＰ
Ｒ） ６４・・・変換要求された仮想アドレスが複数オペラン
ド使用命令の各オペランドにかかる仮想アドレスか否か
を判断するＯＲゲート ６６・・・バッファゲート ６ ７ ７ ７ ７ ７・・・ＰＴＬＢ５の索引アドレスを生成するセレクタ ０・・・第１のＴＬＢの一部を構成するレジスタ（ＡＴ
Ｒ） ４・・・レジスタ７０によるアドレス変換成功．不成功
を判断する比較器 ７・・・レジスタＴｏ，ＰＴＬＢ５による変換結果の何
れか一方を選択するセレクタ
Claims (3)
- （１）仮想アドレスを実アドレスに高速変換するため対
応する仮想アドレスと実アドレスとの対を記憶するバッ
ファであるＴＬＢを使用し、更に該ＴＬＢを第１のＴＬ
Ｂと該第１のＴＬＢより低速かつ大容量の第２のＴＬＢ
とにより構成した情報処理装置において、 変換要求された仮想アドレスが複数オペランド使用命令
のオペランドにかかる仮想アドレスであるか否かを判断
する手段と、 該手段により複数オペランド使用命令のオペランドにか
かる仮想アドレスと判断されることにより、そのオペラ
ンドのオペランド番号に対応して予め割り当てられた第
１のＴＬＢのエントリを索引するアドレスを生成する手
段とを含むことを特徴とするアドレス変換機構。 - （２）仮想アドレスを実アドレスに高速変換するため対
応する仮想アドレスと実アドレスとの対を記憶するバッ
ファであるＴＬＢを使用し、更に該ＴＬＢを第１のＴＬ
Ｂと該第１のＴＬＢより低速かつ大容量の第２のＴＬＢ
とにより構成した情報処理装置において、 第１のＴＬＢが少なくとも１つのレジスタと多エントリ
のバッファとにより構成され、且つ、仮想アドレスの変
換要求時に前記レジスタによるアドレス変換を行って変
換可能か否かを判断する手段と、 該手段の判断結果が変換可能を示すときは前記レジスタ
による変換結果を選択し、変換不可を示すときは前記多
エントリのバッファによる変換結果を選択する選択手段
と、 第１のＴＬＢおよび第２のＴＬＢによるアドレス変換不
成功時の仮想アドレスと実アドレスとの対および第２の
ＴＬＢによるアドレス変換成功時の仮想アドレスと実ア
ドレスとの対を前記レジスタに格納すると共に、前記レ
ジスタに格納されていた内容をその仮想ページアドレス
の下位のビットで定まる前記バッファのエントリに移送
する手段とを含むことを特徴とするアドレス変換機構。 - （３）仮想アドレスを実アドレスに高速変換するため対
応する仮想アドレスと実アドレスとの対を記憶するバッ
ファであるＴＬＢを使用し、更に該ＴＬＢを第１のＴＬ
Ｂと該第１のＴＬＢより低速かつ大容量の第２のＴＬＢ
とにより構成した情報処理装置において、 変換要求された仮想アドレスと該仮想アドレスがオペラ
ンド用か命令用かの区別とに基づいて第１のＴＬＢを索
引するアドレスを生成する手段を含み、 第１のＴＬＢを二分して一方をオペランドにかかる仮想
アドレスの変換用に、他方を命令にかかる仮想アドレス
の変換用に使用する構成としたことを特徴とするアドレ
ス変換機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014182A JP2586160B2 (ja) | 1990-01-24 | 1990-01-24 | アドレス変換機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014182A JP2586160B2 (ja) | 1990-01-24 | 1990-01-24 | アドレス変換機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218546A true JPH03218546A (ja) | 1991-09-26 |
| JP2586160B2 JP2586160B2 (ja) | 1997-02-26 |
Family
ID=11853995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014182A Expired - Fee Related JP2586160B2 (ja) | 1990-01-24 | 1990-01-24 | アドレス変換機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586160B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216763A (ja) * | 1992-02-03 | 1993-08-27 | Pfu Ltd | ２段ｔｌｂを用いたアドレス変換方式 |
| US6553477B1 (en) | 2000-11-06 | 2003-04-22 | Fujitsu Limited | Microprocessor and address translation method for microprocessor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661083A (en) * | 1979-10-24 | 1981-05-26 | Fujitsu Ltd | Tlb partition system |
| JPS5782269A (en) * | 1980-11-11 | 1982-05-22 | Fujitsu Ltd | Tlb control system |
| JPS5996587A (ja) * | 1982-11-25 | 1984-06-04 | Nec Corp | デ−タ処理装置 |
| JPS63168752A (ja) * | 1987-01-07 | 1988-07-12 | Nippon Telegr & Teleph Corp <Ntt> | アドレス変換バツフア制御方式 |
| JPH01226056A (ja) * | 1988-03-04 | 1989-09-08 | Nec Corp | アドレス変換回路 |
-
1990
- 1990-01-24 JP JP2014182A patent/JP2586160B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661083A (en) * | 1979-10-24 | 1981-05-26 | Fujitsu Ltd | Tlb partition system |
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| JPS5996587A (ja) * | 1982-11-25 | 1984-06-04 | Nec Corp | デ−タ処理装置 |
| JPS63168752A (ja) * | 1987-01-07 | 1988-07-12 | Nippon Telegr & Teleph Corp <Ntt> | アドレス変換バツフア制御方式 |
| JPH01226056A (ja) * | 1988-03-04 | 1989-09-08 | Nec Corp | アドレス変換回路 |
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|---|---|---|---|---|
| JPH05216763A (ja) * | 1992-02-03 | 1993-08-27 | Pfu Ltd | ２段ｔｌｂを用いたアドレス変換方式 |
| US6553477B1 (en) | 2000-11-06 | 2003-04-22 | Fujitsu Limited | Microprocessor and address translation method for microprocessor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586160B2 (ja) | 1997-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |