JPS644666B2 - - Google Patents

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JPS644666B2
JPS644666B2 JP57501423A JP50142382A JPS644666B2 JP S644666 B2 JPS644666 B2 JP S644666B2 JP 57501423 A JP57501423 A JP 57501423A JP 50142382 A JP50142382 A JP 50142382A JP S644666 B2 JPS644666 B2 JP S644666B2
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Motorola Inc
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    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • HELECTRICITY
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    • HELECTRICITY
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

請求の範囲 1 酸化に耐性を示す材料の第1マスクパターン
を半導体ウエーハ上に形成し、少なくとも前記ウ
エーハまで延びている第1開口部を有する第1マ
スクパターンを形成する段階、 前記第1開口部を通して第1ドーパントを適用
する段階、 前記第1マスクパターンにおける前記第1開口
部を通して前記ウエーハを酸化することによつ
て、前記第1開口部と一致し前記第1開口部と互
いに補足し合う第2開口部を有するマスクパター
ンを形成する段階、 前記第2開口部を通して第2ドーパントを適用
する段階、前記第1及び第2マスクパターンを除
去する段階、 前記半導体ウエーハ上に所定の導電形と厚さの
エピタキシヤル層を形成する段階、を具えること
を特徴とする、 第1ドーパント領域に隣接した第2ドーパント
の埋め込み領域を半導体ウエーハに製造する自己
整合埋込みチヤネル製造方法。
技術的分野 本発明は、埋込みチヤネルを必要とする半導体
デバイスおよび集積回路構造の製造に関するもの
であり、更に具体的に云うと半導体デバイスのエ
ピタキシヤル領域又は酸化物モート(moat)の
下にある埋込みチヤネルの製造に関する。
発明の背景 半導体デバイス、特に集積回路に用いるための
半導体デバイスの開発においては、反対の導電型
領域の上にある同じ導電型の2つの独立した領域
が酸化物モート(moat)と呼ばれる厚い酸化物
充填領域によつて分離されている構造を得ること
が望しい場合がしばしばある。例えば、2つのn
形領域がp形基板の上にある酸化物モートによつ
て分離されている。この酸化物モートは通常は半
導体の選択的酸化によつて作られ、底面が基板と
交叉する深さにまで達している。酸化物中の不純
物の溶解度は半導体中の不純物の溶解度と異なる
ので、酸化工程(プロセス)中には、成長中の酸
化物領域に隣接する半導体中の不純物濃度がデイ
プリート(deplete)またはエンハンス
(enhance)する傾向がある。従つて、実際の構
造は、酸化物モート周囲のドープした領域中の不
純物濃度の点からみると理想的な構造とは著しく
異なつている。上述した例では、硼素は酸化物モ
ートの下のp形基板から典型的にデイプリート
(deplete)されるので、ほゞ真性の領域が形成さ
れる。典型的な場合には、酸化物中の内蔵電荷
(built−in charge)は、真性領域がモートの両
側上の2つのn形領域を接続する寄生nチヤネル
を形成させ、かくしてデバイスの適当な動作を妨
げる。
先行技術においては、この問題を解決するため
にいろいろな技術が用いられてきたが、最も一般
的な技術は酸化の前にモート領域にドーピングを
することである。例えば、pドーピングを用いる
と、酸化物モートの下にあるp領域におけるデイ
プレーシヨン(depletion)効果を抑えることが
できる。しかし同時に、この方法はn領域にpス
キン(skin)をつくり出し、これが酸化物モート
の側壁を形成し、従つて新たな一連の問題を生じ
させ、これらの問題はもとの問題と同様に耐えら
れないものであることがしばしばある。更に、他
の隣接する埋込み領域と自己調整する任意の導電
率および型のドープした埋込み領域(例えばエピ
タキシヤル層の下のチヤネル)を作るための工程
をもつことが一般的には望ましい。
従つて、酸化に伴うエンハンスメント
(enhancement)又はデイプリーシヨン
(depletion)効果を抑制するため酸化物モート又
はエピタキシヤル層の下の半導体領域に局新的に
ドーピングすることが可能であり、その結果他の
部位に望ましくない寄生チヤネルを形成せず、又
は任意の導電率と構造物中に埋込まれた型とを有
し隣接する他のドープ領域と自己調整しているチ
ヤネルを提供できる製造工程(プロセス)に対す
る必要性が依然として存在する。
従つて、本発明の目的は、第1ドーパント領域
に隣接する第2ドーパントの選択的にドープされ
た埋込み領域を半導体ウエーハに形成するための
改良された製造方法を提供することである。
本発明のもう1つの目的は、半導体構造の酸化
物モートの下に選択的にドープされた埋込み領域
を形成するための改良された製造方法を提供する
ことである。
本発明の更にもう1つの目的は、半導体構造の
他の場所に、ドープされた寄生領域をつくること
なしに選択的にドープされた埋込み領域を形成す
るための改良された製造方法を提供することであ
る。
本発明の更にもう1つの目的は、自己整合
(self−align)しており追加のマスキング段階を
必要とせずその後の整合段階をやりやすくする選
択的にドープされた埋込み領域を形成するための
改良された製造方法を提供することである。
発明の要約 本発明の好ましい実施例においては、シリコン
ウエーハは、酸化および第1形のドーパント不純
物に耐性を示す第1マスクパターンによつて被覆
されている。第1形のドーパントは、第1マスク
パターンの開口部を通つて所定の深さにまで適用
されている。第2マスクパターンは、第1マスク
パターンの開口部を通して露出されたシリコンを
酸化することによつて作られ、この酸化は、第1
マスクパターンの厚さを大幅に上廻る厚さが得ら
れるまで行なわれる。第2マスクパターンは、第
1マスクパターンの開口部に形成されるので、こ
れら2つのマスクパターンは、自己記録的(self
−register)であり、加の整合段階を必要としな
い。次に、酸化物モート領域の下または埋込みチ
ヤネル中に得ることが望ましい第2ドーパントは
ウエーハに適用され、それは第2マスクパターン
によつて被われていない領域中に所定の深さまで
浸透する。次に、これら2つのマスクパターン層
は取り除かれ、所定の導電率および形のエピタキ
シヤルシリコン層がウエーハ上で所定の厚さにま
で成長される。タブ又はモートは、エピタキシヤ
ル層表面にエツチングされ酸化されることができ
るので、所望するドーブされた領域又はチヤネル
上の所望する場所に酸化物充填モート(酸化物モ
ート)を形成できる。
【図面の簡単な説明】
第1A図は、いくつかのn形およびp形領域が
酸化物モートによつて分離されている半導体デバ
イスの1領域の概略的上面図である。
第1B図は、第1A図のデバイスの線1B−1
Bに沿うた断面図である。
第2A図は、第1A図と同様な上面図である
が、酸化前にモート領域をドーピングする先行技
術の方法によつてできる酸化物に沿うた寄生側壁
チヤネルの位置を示している。
第2B図は、第2A図のデバイスの線2B−2
Bに沿うた断面図であり、先行技術の方法によつ
て得られる所望の寄生チヤネルを示す。
第3A図乃至第3F図は、本発明の工程順序を
示す断面図である。
第4図は、第3A図乃至第3D図に示した工程
順序の別の実施例の断面図である。
好ましい実施例の詳細説明 下記の説明において、先行技術および本発明
は、酸化物モートによつて分離されたn形領域と
n形領域内のp形領域とを含むp形基板の例につ
いて主として説明されている。本発明の範囲内で
多くの組合せが可能であるので、こゝに示した特
定の実例は代表的な例として示したもので、制限
することを意図したものではない。
第1A図および第1B図は、酸化物分離モート
を具えた半導体デバイス2構造の所望する結果の
概略図であり、第1A図は上面図であり、第1B
図は第1A図の線1B−1Bにおける断面図であ
る。第1A図、第1B図のデバイスは、n+領域
が基板10内に拡散され、その後n-エピタキシ
ヤル層13が成長しそのなかに酸化層15が形成
される技術上周知の方法によつて製作してもよ
い。追加(付加)のデバイス構造は、浅いp形拡
散14によつて例示されている表面安定化
(passivating)酸化物18によつて被われている
n形表面17において作ることができる。酸化物
モート15は、代表的な場合には技術上周知の方
法を用いてシリコンウエーハにおけるエツチング
したタブ又はモート領域の熱酸化により形成され
る。この酸化工程中に、基板10中に存在するp
形ドーパントは、酸化物中のp形ドーパント硼素
の溶解度が半導体のそれよりも高いので、酸化物
モートの下の酸化物−半導体インタフエース近く
の領域11においてデイプリート(deplete)さ
れる。従つて、領域11はほゞ真性となり、酸化
物電荷又は印加された電荷又はn+領域12aと
12bとの間に僅かな電位差が存在すると、寄生
チヤネルが存在し、表面17上にその後作られる
デバイスの特性に悪影響を与える。
寄生チヤネル11が形成される問題を解決する
ための先行技術の試みとして、酸化前にエピタキ
シヤル層にエツチングしたタブ又はモートにドー
ピングするという方法が用いられるようになり、
第2A図、第2B図に示した結果がえられてい
る。例えば、酸化中のデイプリーシヨン効果
(depletion effect)を補償するように、追加のp
形不純物が用いられる。このpドーパントは、酸
化前にシリコン内に押しこまれる。モート酸化中
にシリコンは消費されるが、一部のp形ドーパン
トが酸化インタフエース15a−bの前方のシリ
コン中に残るので、酸化が完了するとエンハンス
されたp形ドーピングの薄い層20a−bがモー
ト15の周囲に存在する。これは、領域11に以
前に発生したデイプリーシヨン効果を十分に補償
する。しかし、側壁領域15bもまたp形不純物
によつてドーピングされ、これはp領域14と結
合している側壁15bおよび望ましくない寄生チ
ヤネル20bに沿つて薄いp形スキンを形成する
可能性がある。寄生チヤネル20bの精度
(severity)は、n形エピタキシヤル層13中の
最初のドーピングレベルおよび酸化前に加えられ
たドーパントの量によつてきまる。デバイスはこ
の方法によつて立派に製作できるが、制御がむつ
かしく、デバイスおよび回路の歩留りに悪い影響
をおよぼす。
先行技術の方法の欠点は、第3図に示した工程
順序に従う本発明により回避できる。p形シリコ
ン基板又はウエーハ30は、酸化に影響されな
い、又は酸化に耐性を示す第1マスクパターン3
1および第1ドーパント種(species)、この例で
はn形不純物である第1マスクパターンにより被
われている。層31は、シリコン基板30上に形
成され窒化シリコン層33により取囲まれる二酸
化シリコン層32で構成するのが便利であり、こ
の組合せは技術上周知の方法を用いてパターンが
形成され、n形ドーパント源35が沈積
(deposite)される開口部34を作り出す。酸化
物層32の厚さは、数十オングストロームから数
千オングストローム(10-8cm)でよい。その後の
段階において、層32を通してイオン注入が任意
に行われ、若しそうする場合には、大きな厚みは
避けるべきである。1000オングストローム(10-5
cm)が適当な値である。窒化シリコン層33は、
数百オングストロームから数千オングストローム
(10-8cm)でよく、適当な値は1000オングストロ
ーム(10-5cm)である。いづれにせよ、下にある
シリコンの酸化を阻止するのに十分な厚さを用い
なければならない。
第1マスクパターン層31には、他の材料の組
合せを用いてもよい。例えば、層32は酸化に耐
性を示すが、又は酸化による影響をうけず、ウエ
ーハ30に反対にドーピングを行わない材料とす
ることができる。層33は開口部34のエツチン
グを可能とし、ドーパント源35を形成するため
イオン注入中にマスクとして働くのに十分な厚さ
のフオトレジスト(photoresist)の層とするこ
とができる。このレジスト層はその後の工程を行
う前に除去するのが便利である。
第3A図に示されている構造は、第3B図にお
いて、n形ドーパント源35から所定の深さの第
1のドーピング領域37を作るため熱拡散又は
“ドライブ”段階を行うのが便利である。酸化工
程は、第1マスクパターン層31の開口部に厚い
酸化物領域を成長させるのに用いると便利であ
る。両方の工程段階は、技術上周知の方法で行わ
れる。厚い酸化物領域38は、追加の整合段階な
しに第1マスクパターン31の開口部34と自動
的に整合し合致する第2のマスクを形成する。第
2マスク層は第1マスク層の開口部に形成される
ので、これら2つの層(又はそれらの開口部)は
互に補足し合い、一方は他方の反転層(inverse)
である。
窒化シリコン層33は、厚い酸化物領域38
(第2マスクパターン)によつて保護されていな
い基板30のこれら領域内に第2のドーピング領
域39(p形)のイオン注入を助長するために除
去するのが便利である(第3C図)。酸化物領域
38(第2マスクパターン)の厚さは、イオンボ
ンバードメント(ion bombardment)中に下に
ある領域37のドーピングを防止するのに十分な
厚さでなければならず、選択したイオンボンバー
ドメントエネルギーと酸化物層32の相対的厚さ
によつて決まる。適当な厚さは、使用されるイオ
ン注入装置および条件に対し技術上それ自体周知
の方法によつて容易に決定することができる。厚
さ1000オングストローム(10-5cm)の酸化物領域
32とともに用いる場合には、5000オームストロ
ング(5×10-5cm)の厚さの酸化物領域38が便
利な値であることが見出された。領域39のイオ
ン注入ドーピングは、いま窒化シリコン層33を
除去することなく行うことができ、その場合には
第2マスクパターン(領域38)の厚さは第1マ
スクパターン(領域31)の厚さの少くとも2倍
にすることが望ましい。しかし、層33を除去す
ると、ドーピングした領域とドーピングしない領
域との差をより大きくすることができる。
その代わりに、酸化領域32をブリーフデイツ
プエツチ(brief dip etch)により除去し、第2
のドーピングした領域39を従来の熱拡散法によ
つて得てもよく、これらの方法はいづれも技術上
周知である。次に、厚い酸化物領域38は、領域
37のドーピングを防止するためブリーフデイツ
プエツチ後に十分な酸化物を保持する厚さでなけ
ればならない。3000−10000オームストロング
(3−10×10-5cm)の厚さが適当である。
第1および第2マスクパターン層31および3
8を除去し(第3D図)、所定の導電形(この例
ではn-)と厚さのエピタキシヤルシリコン膜4
2を露出したシリコン面40の上に成長させて、
ほゞ一様なエピタキシヤル膜でウエーハ30を覆
う。このことを達成する方法は技術上周知であ
る。
次に、酸化物モート構造47を第3E図〜第3
F図に示すように準備するが、そこでは代表的な
場合には下にある酸化物層43と表面の窒化物層
44とからなる第3マスクパターン層45を、シ
リコンエピタキシヤル層42中のタブ又はモート
を適当な深さにエツチングを可能にするように形
成され、従つて酸化を行うと酸化物によつて占め
られる追加の量は酸化物モート47上にほゞ平坦
な表面49をつくるのに十分な量となる。次に、
エピタキシヤル領域42の半導体表面48は、例
えば第1図のp形のドーピングした領域14を含
めるなど更に追加のデバイス構造を作るのに利用
できる。シリコンタブ46および結果的に生じる
酸化物モート47を準備するための方法は技術上
周知である。他の先行技術と同様に、整合
(alignment)段階が必要である。
第3図に示してある本発明の方法は、n又はp
形出発材料およびn又はp形ドーパント、および
いくつかのマスキング層に対する種々の相異なる
幾何学的構成の種々の組合せを用いて実施するこ
とができることは当業技術者には明らかであろ
う。特に、領域39は寄生チヤネルの形成を妨げ
るために基板30と同じ導電形にドーピングして
もよく、又は特定のデバイス機能を達成するため
わざと埋込みチヤネルを作るために反対の導電形
にドーピングしてもよい。同様に、領域37およ
び42は、所望するデバイス機能に応じて同一又
は異なる導電形にしてもよい。
本発明の方法は、モート酸化前に側壁ドーピン
グ段階を行う必要がないので、先行技術の方法の
欠点を克服するものであり、酸化物モート47の
側壁に沿つて寄生チヤネルが形成されないことも
明らかである。先行技術の方法の場合と同じく、
第3マスクパターン層45がエピタキシヤル層4
2の成長前に形成された埋込みn+層の間に酸化
物モート47を設けるためにマスク整合(軸合
せ)段階が必要である。しかし本発明の方法の場
合には、第1マスクパターン31に関連した第3
マスクパターン45の整合(アラインメント)
は、厚い酸化物領域38の形成中に表面から消費
されるシリコンの結果として埋込みn+領域37
の輪廊に一致しその輪廊を明らかにするエピタキ
シヤル層42の表面不規則性41(第3D図参
照)により大いに促進される。マスク整合の許容
誤差をより小さくできるので、このことは本発明
を用いることによつて達成される実装密度の上昇
に寄与する。タブ46のエツチング以前にエピタ
キシヤル層42上にある表面不規則性は、技術上
周知の方法を用いることにより、ほゞ平らな表面
を与えるためエツチングしたタブ46の深さおよ
び酸化物モート47の再充填成長を制御すること
によつて補償し得る。残つている窒化物層44は
もし所望するならばその後の処理を行う前に除去
してもよい。
本発明の工程は酸化物モートの下のドーピング
した埋込み領域又はチヤネルを提供するのに特に
有用であるが、この方法はまた前から存在するド
ーピングした領域に隣接しそれと自己整合する任
意の導電率および形の埋込みチヤネルを提供する
のに応用することもできる。これは第4図に導電
形の1つの選択として示してあり、そこではp形
基板又はウエーハ30は、p形エピタキシヤル層
51が上に載つているn形ドーピングの第1のド
ーピング領域37およびこれもまたn形ドーピン
グの第2のドーピング領域50を受け入れ、隣接
する領域37の間に埋込みチヤネル50を形成す
るようにしている。領域50は、領域37および
51の間の接合面52が領域50に交わるのに十
分な深さにドーピングすることが望ましい。これ
は容易に達成される。第4図の構造は、ドーパン
ト形の別の選択により第3A図〜第3D図に示し
た工程により達成されることは当業技術者には明
らかであろう。
従つて、構造物のほかの場所にドーピングした
寄生領域を作らずに半導体構造の酸化物モート又
はエピタキシヤル層の下に選択的にドーピングし
た埋込み層を形成するための改良された方法が本
発明により提供されていることは明らかである。
更に、本発明の工程は自己整合的であり、追加の
マスキング段階を必要とせず、更に酸化物モート
の準備のために必要なマスク整合(アラインメン
ト)段階をやり易くする。
本発明を特定の材料、構造、およびnおよびp
形領域の図示の組合せによつて説明したが、本発
明の方法は詳細の点では異なるが主要な関係を保
持しているその他の組合せおよび多くの種類のデ
バイスの幾何学的形状および構造に用いて有用な
ことは当業技術者にとつては明らかであろう。従
つて、本発明の範囲内にあるそのようなすべての
変形を包含することが意図されている。
JP57501423A 1981-04-06 1982-03-22 自己整合埋込みチャネルを具えた半導体装置の製造方法 Granted JPS58500504A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US251615 1981-04-06
US06/251,615 US4381956A (en) 1981-04-06 1981-04-06 Self-aligned buried channel fabrication process

Publications (2)

Publication Number Publication Date
JPS58500504A JPS58500504A (ja) 1983-03-31
JPS644666B2 true JPS644666B2 (ja) 1989-01-26

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ID=22952710

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57501423A Granted JPS58500504A (ja) 1981-04-06 1982-03-22 自己整合埋込みチャネルを具えた半導体装置の製造方法

Country Status (5)

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US (1) US4381956A (ja)
EP (1) EP0075588B1 (ja)
JP (1) JPS58500504A (ja)
DE (1) DE3274924D1 (ja)
WO (1) WO1982003495A1 (ja)

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