JPS6455992U - - Google Patents
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- JPS6455992U JPS6455992U JP15160487U JP15160487U JPS6455992U JP S6455992 U JPS6455992 U JP S6455992U JP 15160487 U JP15160487 U JP 15160487U JP 15160487 U JP15160487 U JP 15160487U JP S6455992 U JPS6455992 U JP S6455992U
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- 230000015572 biosynthetic process Effects 0.000 claims 5
- 238000003786 synthesis reaction Methods 0.000 claims 5
- 238000010586 diagram Methods 0.000 description 36
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Description
第１図は本考案の一実施例に係る電子楽器の全
体構成図、第２図は音源ＬＳＩのブロツク図、第
３図は音源ＬＳＩのインタフエース部とエンベロ
ープ／キーコード生成回路による外部ＲＡＭ占有
の割振を示すタイムチヤート、第４図はＣＰＵか
ら音源ＬＳＩのインタフエース／制御部に送られ
るデータと書込制御信号のタイムチヤート、第５
図は楽音制御信号生成のための低速演算周期と波
形生成のための高速演算周期とを示すタイムチヤ
ート、第６図はインタフエース／制御部の詳細図
、第７図はタイミング信号発生回路が発生する信
号の一部のタイムチヤート、第８図はタイミング
信号発生回路が発生するその他の信号のタイムチ
ヤート、第９図はタイミング信号発生回路の詳細
図、第１０図はインストラクシヨンデコーダの詳
細図、第１１図は１バイト長のデータの転送イン
ストラクシヨンに対するインタフエース／制御部
の動作を示すタイムチヤート、第１２図は２バイ
ト長のデータの転送インストラクシヨンに対する
インタフエース／制御部の動作を示すタイムチヤ
ート、第１３図はフラグセツトのインストラクシ
ヨンに対するインタフエース／制御部の動作を示
すタイムチヤート、第１４図はキーオフのインス
トラクシヨンに対するインタフエース／制御部の
動作を示すタイムチヤート、第１５図はＯＣレジ
スタへの書込みインストラクシヨンに対するイン
タフエース／制御部の動作を示すタイムチヤート
、第１６図はモードの設定インストラクシヨンに
対するインタフエース／制御部の動作を示すタイ
ムチヤート、第１７図はエンベロープ／キーコー
ド生成回路のブロツク図、第１８図はエンベロー
プ／キーコード生成回路の動作サイクルを与える
カウンタＢの詳細図、第１９図はカウンタＢのタ
イムチヤート、第２０Ａ図はエンベロープ／キー
コード生成回路による演算のフローチヤート、第
２０Ｂ図はエンベロープ／キーコード生成回路の
動作をまとめた図、第２１図はＣＰＵから与えら
れる振幅モジユレーシヨン生成用データを示すグ
ラフ、第２２図は演算用タイミング信号発生回路
の詳細図、第２３図はクロツク発生回路の詳細図
、第２４図は演算用アドレス生成回路の詳細図、
第２５図は演算用制御信号発生回路の詳細図、第
２６図は演算用制御信号発生回路におけるタイム
チヤート、第２７図は書込み禁止回路の詳細図、
第２８図は書込み禁止回路の動作を示すタイムチ
ヤート、第２９図は指数データ用アドレス生成回
路の詳細図、第３０図は演算回路の詳細なブロツ
ク図、第３１図はＡレジスタの詳細図、第３２図
はＢレジスタの詳細図、第３３図はＭレジスタの
詳細図、第３４図はシフト制御回路の詳細図、第
３５図はエンベロープ制御回路の詳細図、第３６
図はデータ変更回路の詳細図、第３７図は符号生
成回路の詳細図、第３８図はフラグによるピツチ
エンベロープの反転を示すグラフ、第３９図は加
減算器と出力クリツプ回路の詳細図、第４０図は
フラグ発生回路の詳細図、第４１図は出力クリツ
プ制御回路の詳細図、第４２図はＳレジスタとエ
ンベロープフラグ制御回路の詳細図、第４３図は
外部ＲＡＭインタフエースの詳細図、第４４図は
外部ＲＡＭインタフエースの動作を示すタイムチ
ヤート、第４５図は指数変換／位相角生成回路の
ブロツク図、第４６図はエンベロープレジスタの
詳細図、第４７図は周波数情報レジスタの詳細図
、第４８図は指数変換／位相角生成回路のタイム
チヤート、第４９図はＯＣレジスタの詳細図、第
５０図は波形生成回路の詳細図、第５１図は波形
生成回路において制御信号により歪みの生じる正
弦波のセツトを示す波形図、第５２図は波形生成
回路のタイムチヤートである。 １……鍵盤、２……スイツチ、３……ＣＰＵ、
７……外部ＲＡＭ、１１……インタフエース／制
御部、１２……エンベロープ／キーコード生成回
路、１５……波形生成回路、４３６，４４２，４
４０，４４９，４３７，４４７，４５０，４３８
，４４８……ピツチエンベロープ演算回路。
体構成図、第２図は音源ＬＳＩのブロツク図、第
３図は音源ＬＳＩのインタフエース部とエンベロ
ープ／キーコード生成回路による外部ＲＡＭ占有
の割振を示すタイムチヤート、第４図はＣＰＵか
ら音源ＬＳＩのインタフエース／制御部に送られ
るデータと書込制御信号のタイムチヤート、第５
図は楽音制御信号生成のための低速演算周期と波
形生成のための高速演算周期とを示すタイムチヤ
ート、第６図はインタフエース／制御部の詳細図
、第７図はタイミング信号発生回路が発生する信
号の一部のタイムチヤート、第８図はタイミング
信号発生回路が発生するその他の信号のタイムチ
ヤート、第９図はタイミング信号発生回路の詳細
図、第１０図はインストラクシヨンデコーダの詳
細図、第１１図は１バイト長のデータの転送イン
ストラクシヨンに対するインタフエース／制御部
の動作を示すタイムチヤート、第１２図は２バイ
ト長のデータの転送インストラクシヨンに対する
インタフエース／制御部の動作を示すタイムチヤ
ート、第１３図はフラグセツトのインストラクシ
ヨンに対するインタフエース／制御部の動作を示
すタイムチヤート、第１４図はキーオフのインス
トラクシヨンに対するインタフエース／制御部の
動作を示すタイムチヤート、第１５図はＯＣレジ
スタへの書込みインストラクシヨンに対するイン
タフエース／制御部の動作を示すタイムチヤート
、第１６図はモードの設定インストラクシヨンに
対するインタフエース／制御部の動作を示すタイ
ムチヤート、第１７図はエンベロープ／キーコー
ド生成回路のブロツク図、第１８図はエンベロー
プ／キーコード生成回路の動作サイクルを与える
カウンタＢの詳細図、第１９図はカウンタＢのタ
イムチヤート、第２０Ａ図はエンベロープ／キー
コード生成回路による演算のフローチヤート、第
２０Ｂ図はエンベロープ／キーコード生成回路の
動作をまとめた図、第２１図はＣＰＵから与えら
れる振幅モジユレーシヨン生成用データを示すグ
ラフ、第２２図は演算用タイミング信号発生回路
の詳細図、第２３図はクロツク発生回路の詳細図
、第２４図は演算用アドレス生成回路の詳細図、
第２５図は演算用制御信号発生回路の詳細図、第
２６図は演算用制御信号発生回路におけるタイム
チヤート、第２７図は書込み禁止回路の詳細図、
第２８図は書込み禁止回路の動作を示すタイムチ
ヤート、第２９図は指数データ用アドレス生成回
路の詳細図、第３０図は演算回路の詳細なブロツ
ク図、第３１図はＡレジスタの詳細図、第３２図
はＢレジスタの詳細図、第３３図はＭレジスタの
詳細図、第３４図はシフト制御回路の詳細図、第
３５図はエンベロープ制御回路の詳細図、第３６
図はデータ変更回路の詳細図、第３７図は符号生
成回路の詳細図、第３８図はフラグによるピツチ
エンベロープの反転を示すグラフ、第３９図は加
減算器と出力クリツプ回路の詳細図、第４０図は
フラグ発生回路の詳細図、第４１図は出力クリツ
プ制御回路の詳細図、第４２図はＳレジスタとエ
ンベロープフラグ制御回路の詳細図、第４３図は
外部ＲＡＭインタフエースの詳細図、第４４図は
外部ＲＡＭインタフエースの動作を示すタイムチ
ヤート、第４５図は指数変換／位相角生成回路の
ブロツク図、第４６図はエンベロープレジスタの
詳細図、第４７図は周波数情報レジスタの詳細図
、第４８図は指数変換／位相角生成回路のタイム
チヤート、第４９図はＯＣレジスタの詳細図、第
５０図は波形生成回路の詳細図、第５１図は波形
生成回路において制御信号により歪みの生じる正
弦波のセツトを示す波形図、第５２図は波形生成
回路のタイムチヤートである。 １……鍵盤、２……スイツチ、３……ＣＰＵ、
７……外部ＲＡＭ、１１……インタフエース／制
御部、１２……エンベロープ／キーコード生成回
路、１５……波形生成回路、４３６，４４２，４
４０，４４９，４３７，４４７，４５０，４３８
，４４８……ピツチエンベロープ演算回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 演奏入力装置１，２の演奏状態をモニター
するＣＰＵ３によつて制御され、演奏状態に従つ
て楽音を合成するため、メモリ７と、上記ＣＰＵ
から転送されるデータを上記メモリに書き込むイ
ンタフエース回路手段１１と、上記メモリを利用
して楽音制御信号を生成する楽音制御信号生成回
路手段１２と、上記楽音制御信号生成回路手段に
より生成された楽音制御信号に従つて楽音波形を
生成する波形生成回路手段１５とを備え、上記楽
音制御信号生成回路手段には、上記波形生成回路
手段の生成する楽音波形に周波数変動を与えるた
めのピツチエンベロープを生成するピツチエンベ
ロープ生成回路手段３０８が含まれ、このピツチ
エンベロープ生成回路手段が、上記ＣＰＵから与
えられたピツチエンベロープレベル変更データＥ
ＬＣｐｊとピツチエンベロープレベルデータＥＬ
ｐｊ（ｓ）とを使つて、ピツチエンベロープレベ
ルデータを変更するレベル変更回路手段４３６，
４４２，４４０，４４９と、上記レベル変更回路
手段により変更されたピツチエンベロープレベル
データとピツチエンベロープレートデータとに従
つて上記ピツチエンベロープを演算するピツチエ
ンベロープ演算回路手段４３６，４３７，４４０
，４４９，４５０，４４７，４３８，４４８とか
ら構成される楽音合成装置において、 上記レベル変更回路手段は、上記ＣＰＵから与
えられたピツチエンベロープレベルが中心レベル
より低いときには、上記ピツチエンベロープレベ
ル変更データにより、ピツチエンベロープレベル
を増大させＥＬｐｊ（ｓ）←ＥＬｐｊ（ｓ）＋Ｅ
ＬＣｐｊ、上記ＣＰＵから与えられたピツチエン
ベロープレベルが中心レベルより高いときには、
上記ピツチエンベロープレベル変更データにより
ピツチエンベロープレベルを減少させるＥＬｐｊ
（ｓ）←ＥＬｐｊ（ｓ）−ＥＬＣｐｊことを特徴
とする楽音合成装置。 (2) 実用新案登録請求の範囲第１項記載の楽音
合成装置において、 上記レベル変更回路手段は、変更されたピツチ
エンベロープレベルデータが中心レベルをクロス
したときは、変更されたピツチエンベロープレベ
ルデータを中心レベルに制限する制限回路手段４
５１，４４１を有することを特徴とする楽音合成
装置。 (3) 実用新案登録請求の範囲第１項記載の楽音
合成装置において、 上記メモリは上記ＣＰＵから与えられるピツチ
エンベロープの反転の有無を指示するフラグＥＲ
Ｃｊ ７を記憶する部分を有し、 上記レベル変更回路手段は、上記フラグに従つ
て、上記ＣＰＵから与えられたピツチエンベロー
プレベルデータを中心レベルに対して選択的に反
転し、この選択的に反映されたデータを上記ピツ
チエンベロープレベル変更データにより変更する
ことを特徴とする楽音合成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987151604U JPH0738955Y2 (ja) | 1987-10-02 | 1987-10-02 | 楽音合成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987151604U JPH0738955Y2 (ja) | 1987-10-02 | 1987-10-02 | 楽音合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455992U true JPS6455992U (ja) | 1989-04-06 |
| JPH0738955Y2 JPH0738955Y2 (ja) | 1995-09-06 |
Family
ID=31425793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987151604U Expired - Lifetime JPH0738955Y2 (ja) | 1987-10-02 | 1987-10-02 | 楽音合成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738955Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188593A (ja) * | 1985-02-18 | 1986-08-22 | カシオ計算機株式会社 | タツチレスポンス装置 |
-
1987
- 1987-10-02 JP JP1987151604U patent/JPH0738955Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188593A (ja) * | 1985-02-18 | 1986-08-22 | カシオ計算機株式会社 | タツチレスポンス装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738955Y2 (ja) | 1995-09-06 |
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