JPS64739B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、演算を電子的に実行する演算装置で
あつて、演算を多くとも３つのデジタル変数で実
行することができ、これらの変数のうちの第１お
よび第２の２つの変数がそれぞれｍビツトを有し
且つ入力信号（ＡおよびＢ）を表わし、第３の変
数が（ｎ＋１）ビツト（ｎ０）を有し重み係数
として作用し、前記のデジタル変数で実行する演
算をＫ・Ａ＋（１−Ｋ）・Ｂの形態とし、この演算
の結果Ｚ＝Ｋ・Ａ＋（１−Ｋ）・Ｂが、演算をビツ
ト的に実行することにより形成されるデジタル出
力信号を表わし、部分出力信号Z_ij＝K_ia_j＋（１−
K_i）b_jをＡ（a_j）とＢ（b_j）とＫ（K_i）との各ビツト
係数当り得るようにした演算装置に関するもので
ある。

加算および乗算のような演算を電子的に実行す
ることは知られている。２つ以上の演算を組み合
わせたものを実行する場合、これらの演算を時間
的に連続して実行したり、各演算に対し特別な手
段を用いたりすることが知られている。例えば、 ｙ（ｎ）＝_N 〓ⁱ⁼⁰ a_iｘ（ｎ−ｉ）−_N 〓ⁱ⁼¹ b_iｙ（ｎ−ｉ） の種類の演算を実現すべき巡回型デジタルフイル
タの場合には、まず最初に乗算演算を行ない、次
に加算および減算演算の双方またはいずれか一方
を行なうのが一般的である。この演算には乗算器
および加算器のような素子を必要とする。このよ
うな巡回型デジタルフイルタ回路は米国の本
“Theory and application of digital signal
processing”（L.R.RabinerおよびB.Gold氏著）
の第40〜46および306頁に記載されている。

種々の演算を時間的に順次に実行する為に、必
要とする処理時間は各別の処理時間の和によつて
決まる。更に、種々の演算に対し別個の素子を用
いることは有効でなく且つ高価な方法である。プ
ログラムによるプロセツサユニツトの場合にはそ
のプログラムを制御することにより数個の演算に
対し同一のユニツトを用いることができること勿
論である。しかしこの方法の場合、一般に長い処
理時間を必要とする。ある分野では処理時間が長
くなるということは欠点となる。この場合は例え
ば35MHz程度の周波数が用いられているデジタ
ルビデオ信号処理の場合である。このような周波
数で作動する回路はこの分野の問題を解決するも
のである。

本発明の目的は特に多数の演算を同時に実行し
うる新規な演算実行手段を提供せんとするにあ
る。

本発明の他の目的は、これらの演算を少ない素
子で迅速且つ簡単に達成する演算実行手段を提供
せんとするにある。

本発明は、演算を電子的に実行する演算装置で
あつて、演算を多くとも３つのデジタル変数で実
行することができ、これらの変数のうちの第１お
よび第２の２つの変数がそれぞれｍビツトを有し
且つ入力信号（ＡおよびＢ）を表わし、第３の変
数が（ｎ＋１）ビツト（ｎ０）を有し且つ重み
係数として作用し、前記のデジタル変数で実行す
る演算をＫ・Ａ＋（１−Ｋ）・Ｂの形態とし、この
演算の結果Ｚ＝Ｋ・Ａ＋（１−Ｋ）・Ｂが、演算を
ビツト的に実行することにより形成されるデジタ
ル出力信号を表わし、部分出力信号Z_ij＝K_ia_j＋
（１−K_i）b_jをＡ（a_j）とＢ（b_j）とＫ（K_i）との各
ビツト係数当り得るようにした演算装置におい
て、前記の部分出力信号を１周期内で１個の回路
Ｙによつて形成し、Ａ，ＢおよびＫの種々のビツ
トに対し部分出力信号を形成するすべての電子回
路を（ｎ＋１）×ｍマトリツクスのマトリツクス
要素Y_ijとして配置し、重み係数の零次ビツトの
係数K₀のビツト値をマトリツクスの行（或いは
列）の１つの前記のすべての要素Y_ijに直接供給
し、Ｋの他のビツト次の係数のビツト値をそれぞ
れ論理ゲートを経てマトリツクスの１行（或いは
１列）のすべての要素に供給し、前記の他のビツ
ト次の係数の各々を１個の論理ゲートの第１入力
端子に供給し、Ｋの前記零次の係数をも各論理ゲ
ートの第２入力端子に供給して変数Ｋに対して Ｋ＝（K₁∨K₀）2^-1＋（K₂∨K₀）2^-2＋…… ＋（K_o∨K₀）2^-n＋K₀2^-n （ここに∨は数学的な“または”を意味する） が得られるようにし、各回路Ｙの部分出力信号
Z_ijを、前記の部分出力信号のすべてを加算して
出力信号Ｚを得る作用をする全加算器に供給する
ようにしたことを特徴とする。

本発明によれば上述したような自在のモジユー
ルを実現しうる。乗算、反転および加算演算は２
つのクロツク位相より成る１周期内で１個の回路
Ｙにより実行される。種々の部分出力信号を加算
し、従つて出力信号を決定する多数の全加算器も
存在する。これらの全加算器は素子Ｙと同じ論理
およびクロツク位相を用いる。本発明による演算
装置はチツプとも称する１個のモジユールとして
実現するのが好ましい。更に、本発明による装置
を数個用いることにより数個の異なる目的に適用
しうる装置を形成するのが好ましく、これらの数
個の演算装置は１個またはそれ以上のチツプに組
込むのが好ましい。

また、本発明による演算装置によれば、多くと
も２つのオベランドに対する加算器を設計する上
での好適な解決策を得ることができ、この場合前
記の重み係数Ｋによりこの加算演算に対する２つ
の入力信号に同じ重みを付ける。このことは例え
ば重み係数Ｋを固定値に制限することにより簡単
に実現しうる。

また本発明による演算装置によれば、２つより
も多いオペランドに対する加算器を設計する上で
の好適な解決策を得ることができ、この場合、前
記の演算装置を数個用いて２つよりも多い入力信
号を加算し、重み係数により前記の数個の演算装
置のすべてに同じ値を割当てるようにする。数個
の演算装置の組合せは簡単である為、上述した加
算器が得られる。

また本発明による演算装置によれば、ｍ×ｎビ
ツト乗算器を設計する上での好適な解決策を得る
ことができ、この場合前記の入力信号のうちの少
くとも１つを零として前記の出力信号がＺ＝KA
或いはＺ＝（１−Ｋ）Ｂとなるようにする。この
場合重み係数Ｋは乗数として作用し、Ａ或いはＢ
は被乗数として作用する。

また本発明による演算装置によれば、（ｍ−ｒ）
×（ｎ＋lr）ビツト乗算器を設計する上での解決
策を得ることができ、この場合前記の入力信号の
うちの少くとも１つを零とし、前記の演算装置の
うちの第１の演算装置に供給されるｍビツト入力
信号の一部、すなわち高次のｒ（ｒ∈〓）ビツト
を不作動とし、次の高次のｒビツトを前記のｌ個
の他の演算装置の少くとも１つに、すなわち前記
の演算装置の高次のｒビツトに対する入力端子に
供給し、前記の第１の演算装置の出力信号を前記
のｌ個の他の演算装置の出力信号の和に加えるよ
うにする。

この場合乗数を多数のビツトを以つて構成し、
被乗数を少数のビツトを以つて構成するのが有利
である。

また本発明による演算装置によれば、マルチプ
レクサを設計する上での好適な解決策を得ること
ができ、この場合重み係数Ｋを交互にその２つの
極値とし、これにより入力信号（ＡおよびＢ）を
その出力信号として交互に生ぜしめるようにす
る。この効果は、入力信号が本発明による演算装
置の作動周波数よりも低い作動周波数を有する装
置から生じる場合に利用しうる。この場合本発明
による演算装置はあたかもスイツチとして作用す
る。

また本発明による演算装置によればデジタルミ
クサを設計する上での好適な解決策を得ることが
でき、この場合前記の演算装置を１個またはそれ
以上用い、前記の演算装置を数個用い、入力信号
をこれら数個の演算装置に供給し、前記の数個の
演算装置の出力信号を互いに加算するようにす
る。この解決策は１個の演算装置により得られる
値よりも高い分解能（resolution）を必要とする
場合の解決策である。

また本発明による演算装置によればリミツタを
設計する上での好適な解決策を得ることができ、
この場合重み係数Ｋに対して１ビツトを用い、そ
の他のビツトが存在する場合には、これらの他の
ビツトを零とし、前記の零次ビツトの値を入力信
号の上位ビツトの係数の値により決定し、前記の
入力信号の第２入力信号を第１入力信号により完
全に決定するようにする。この解決策は、演算装
置を簡単にブロツク化および非ブロツク化しうる
為に好適な解決策である。

また本発明による演算装置によれば、巡回型デ
ジタルフイルタを設計する上での好適な解決策を
得ることができ、この場合遅延出力信号の一部の
決定と加算とを１つの演算で行なうようにする。
本発明による演算装置によれば巡回関係を簡単に
実現しうる為に上述した巡回型デジタルフイルタ
が得られる。上述した種類のフイルタは例えばデ
ジタルビデオ処理における雑音抑圧装置として用
いられる。

前記の素子Ｙ、ゲートＧ、全加算器FAおよび
接続体のすべてを集積回路技術によつて形成する
のが好ましい。

前記の素子Ｙ、ゲートＧ、全加算器FAおよび
接続体のすべてをNMOS技術によつて形成する
のが好ましい。

以下図面につき本発明の好適例を説明するに当
つてまず数学的解析を行なう。

数学的な式は数学的な操作により変換しうる
為、関連の関数を一般的なモジユールによつて簡
単に電子的に実現しうる。例えば、式 Ｚ＝K′q^-1A＋（１−K′q^-1）Ｂ …(1) すなわち Ｚ＝KA＋（１−Ｋ）Ｂ（ここにＫ＝K′／ｑ）
…(2) ＝KA＋LB（ここにＬ＝１−Ｋ） …(2)′ はデジタルプロセツサにより形成しうる。この式
においてＡおよびＢは双方共ｍビツトの値を有す
る入力変数である。またＫは重み係数である。更
に、ｑ＝2ⁿすなわちｑは２の正の累乗であり（ｎ
∈〓：ここに〓はすべての自然数の集まり（１、
２、３、…等）である）、ｏK′ｑ（ここに
K′∈〓⁺であり〓⁺は零とすべての正の整数との
集まり（０、１、２、３……等である）である。
Ｋの２つの極値（Ｋ＝０およびＫ＝１）のうちの
一方を用いる必要がある場合がある。この場合は
入力変数のうちの一方Ａ或いはＢが最大の重みを
受ける場合がある。例えば入力変数Ａが最大の重
みを得るものとすると、Ｋは１にする必要があ
り、１−Ｋ＝０およびＺ＝１・Ａ＋０・Ｂ＝Ａと
なる。Ｋが解１／ｑを有する場合には Ｋ＝K₀2⁰＋K₁2^-1＋K₂2^-2＋K₃2^-3…… ＋K_o-12^-n+1＋K_o2^-n …(3) となる。この場合極値を含むすべての値を実現す
る為には（ｎ＋１）ビツトを必要とする。この場
合Ｋ＝１は零次のビツトをK₀＝１と仮定し、他
のすべてをK_i＝０と仮定することにより得ること
ができる。しかし、このようにすると、最上位ビ
ツト値2⁰はＫ＝１の場合のみ用いられ、その他の
場合には常に零となる為、最上位ビツト値の利用
は有効でなくなる。これを有効に利用してＫ＝１
を得る他の方法は Ｋ＝（K₁∨K₀）2^-1＋（K₂∨K₀）2^-2…… ＋（K_o∨K₀）2^-n＋K₀2^-n …(4) とすることである。これは式(3)中の最上位ビツト
値K₀2⁰を省略し、K₀と最下位ビツト値との積で
あるK₀2^-nを他の項に加え、他のビツト値2^-iに
（K_i∨K₀）を係数として乗じることにより得られ
る。値Ｋ＝１を必要とする場合には、K₀＝１と
する。この場合には、K₀値をとつてK_i値は抑制
する為、 Ｋ＝１＝K₀2^-1＋K₀2^-2＋…… ＋K₀2^-n+1＋K₀2^-n＋K₀2^-n ＝１×2^-1＋１×2^-2＋…… ＋１×2^-n+1＋１×2^-n＋１×2^-n となる。Ｋ≠１の場合にはK₀＝０となる為、 Ｋ＝K₁2^-1＋K₂2^-2＋……＋K_o2^-n＋K₀2^-n ＝K₁2^-1＋K₂2^-2＋……＋K_o2^-n となる。従つてK₀＝０である為最後の項K₀2^-nは
消去され、他のすべてのビツト値2^-iにはそれぞ
れに関連した係数K_iが乗じられる。Ｋをこのよう
に書き表わすと、ビツト値2⁰はもはや必要ではな
く、他のビツト値2^-iをより一層有効に利用する
ことにより値Ｋ＝１を得ることができる。

デジタル表示では、Ｋ＋（１−Ｋ）＝１或いは
＝（１−Ｋ）である為にＫおよび（１−Ｋ）は互
いに反転したものである。従つて１−ＫはＫと同
様に書き表わすことができる。すなわち Ｌ＝１−Ｋ＝（₁∨₀）2^-1＋（₂∨₀）2^-2＋…
…＋（_o∨₀）2^-n＋₀2^-n…(5) となる。

第９図は式(3)および(4)によるＫの２つの表示法
に対する係数K_iおよび１−K_i＝L_iを示す。第９図
は、K₀＝０の場合に（K_i∨K₀）の値はK_iの値と
同じであるということを示す。K₀＝１の場合に
は、K₀の値をとつて他のK_iの値を抑制し、従つ
て（K_i∨K₀）の値はK_iの値にかかわらず１とな
る。これと同様な理論がL₁および_i∨₀にも当
てはまる。

従つて、関数Ｚ＝KA＋（１−Ｋ）Ｂを部分関
数Y_ij＝（K_i∨K₀）a_j＋（_i∨₀）b_jとしてビツト
的に書き表わすことができる。ここにK_iはＫのｉ
番目ビツトの係数であり、a_jおよびb_jはそれぞれ
ＡおよびＢのｊ番目のビツトの係数である。従つ
てこの関数はＺ＝ 〓^i,j Y_ijとして書き表わせる。従
つて異なるY_ij値がこれらに関連する有効レベル
（桁の順位）に応じて加えられる。（K_i∨K₀）お
よび（_i∨₀）は互いに逆の２進値である為、
（K_i∨K₀）＝“１”である場合には（_i∨₀）＝
“０”であり、またはその逆であること明らかで
ある。従つてこのようなY_ijの結果は（K_i∨K₀）
a_jかまたは（_i∨₀）b_jのいずれかである。

関数Ｚ＝KA＋LBは上述した数学的な操作に
より電子的に簡単に実現しうる。

第１ａ図は部分出力信号Y_ijを表わす部分関数
Y_ij＝（K_i∨K₀）a_j＋（K_i∨K₀）b_jを電子的に実現
した回路構成の一例を示す。本例では、この回路
をNMOS技術を用いて実現する。この回路は10
個のトランジスタT₁〜T₁₀を有し、トランジスタ
T₉のみをデイプリーシヨントランジスタとし、
他のすべてのトランジスタをエンハンスメントト
ランジスタとする。更に符号Ｃはコンデンサを示
し、符号，，，およびは接続点を示
す。入力信号ＡおよびＢのｊ番目のビツトの値が
入力端子a_jおよびb_jに供給される。更に、この回
路は前述した数学的解析で説明したようにK₀か
或いはこのK₀の値に依存して係数K_iの１つを検
出する。この回路によつて検出されるＫの係数の
値を第１ａ図にK_0iで示す。この回路（以後Ｙ回
路と称する）の出力端子、すなわち接続点には
結果Y_ij＝K_0ia_j＋_0ib_jが生じる。

Ｙ回路には２つの位相、すなわちφ_p（予備充
電）およびφ_s（サンプリング）を有するクロツク
信号が供給される。クロツク信号の変化状態を第
１ｂ図に示す。更にＹ回路の入力端子には値K_0i
のみが与えられ、反転値_0iはＹ回路自体によつ
て接続点に生ぜしめられる。_0iが発生すると、
所定の条件で例えばφ_sが発生した直後に接続点
に電圧降下を生ぜしめるおそれがある。

この電圧降下を補償する為に、ブートストラツ
プコンデンサＣを用いる。このコンデンサによつ
て接続点の電位は高い値に増大する。このよう
なブートストラツプコンデンサを用いることおよ
びその機能はオランダ国特許出願第8003519号明
細書（特願昭56−92418号明細書に対応）に説明
されている。φ_pが高レベルにある場合、すなわ
ち予備充電位相中は接続点およびが予備充電
される。φ_sが高レベルにある場合、すなわちサン
プリング位相中はK_0iの論理値とa_jおよびb_jの論
理値とに依存して接続点に積（K_0ia_j）或いは
（K_0ib_j）が形成される。従つてＹ回路はあたかも
スイツチとみなすことができる（反転値は
NMOS技術を使用した結果得られるものであ
る）。接続点に形成された積は、φ_sが高レベル
にある為、反転形態で接続点に供給される。従
つて接続点には結果Ｙ＝K_0ia_j或いはＹ＝K_0ib_j
が生じる。従つて形成される関数Ｙに対しては１
個の出力端子で充分である。

第２ａおよび２ｂ図はＺ＝KA＋（１−Ｋ）Ｂ
を実現する回路を示す。Ｙは第１ａ図につき説明
した多数のＹ回路を示し、FAは全加算器を示し、
G₁，G₂，……，G_oはORゲートを示し、φ_pおよび
φ_sはクロツク位相信号を示す。前述した数学的解
析で説明したように、上記の関数は Ｚ＝ 〓^i,j Y_ij ＝_o 〓ⁱ⁼⁰ _(n-1) 〓^j=0 （K_i∨K₀）a_j＋（_i∨₀）b_j ……(6) で表わされる。従つてこの関数はｍ×（ｎ＋１）
マトリツクスと（ｎ＋１）×ｍマトリツクスとの
２つの積の和とみなすことができ、 となる。従つて関数Ｚを得る為の回路はマトリツ
クス構造となる。従つて行中にはＫの係数K_0iが
存在し、列中にはＡおよびＢの係数a_jおよびb_jが
存在する。第２ａ図はこの回路を示す。この回路
（第２ａおよび２ｂ図）を以後マトリツクス回路
と称する。

式(4)のＫの係数（K_i∨K₀）はORゲートG₁，
G₂，……，G_oによつて電子的に実現する。K₀＝
１の場合、値“１”がＹ回路の各K_0i入力端子に
供給される。K₀＝０の場合、値“０”が第１行
のすべてのＹ回路のK₀₀入力端子に供給される。
従つて式(4)中の加算元素K₀2^-nはこの場合値０を
有する。この場合他の行の素子ＹはORゲートを
経てこれら素子のK_0i入力端子でK_iを受ける。素
子Ｙは更に入力信号a_iおよびb_j（各列当り毎回Ａ
およびＢの１ビツト）を受ける。行および列は互
いに入れ換えることができること明らかである。
各Ｙ回路の出力端子は第２ｂ図に示すように全加
算器の入力端子に接続する。Ｙ回路に対して用い
たのと同じ論理技術を周知の全加算器FAに対し
て用いる。これらの全加算器は既知のようにして
相互接続する。

全加算器の加算出力端子（出力端子Ｓ）は同じ
列中の全加算器のうち次の行の全加算器の入力端
子に接続する。全加算器の桁上げ（キヤリ）出力
端子（出力端子Ｃ）は次の行の全加算器のうち入
力信号の高次のビツトと関連する次の列中の全加
算器の入力端子に接続する。遅延素子DLは種々
の全加算器の入出力信号をクロツクパルスと同期
させる作用をする。これらのクロツク信号φ_pお
よびφ_sは全加算器の行当り交互に反転される為、
データの流量を２倍にすることができる。φ_pお
よびφ_sは互いに反転している為、全加算器の１行
がサンプリング位相にあり、全加算器の次の行が
予備充電位相にある。換言すれば、上記の１行が
処理されている間上記の次の行が準備状態にされ
ている。上記の次の行は次の位相中処理すること
ができる。従つて信号の処理が可成り速くなる。
全加算器の各列の末端に出力信号Ｚがビツト状に
出力される。従つて全加算器は式(6)に示されるよ
うにＫのｉとＡおよびＢのｊとのすべてのビツト
に対して加算を行なう。

上述したマトリツクス回路は多くの目的に用い
ることができる。１個またはそれ以上のマトリツ
クス回路を数例につき以下に説明するも、本発明
はこれらの限定されるものではない。

１） 極めて明白な適用例はマトリツクス回路を
ｍ×ｍビツト加算器として用いる例である。入
力信号ＡおよびＢは必ずしも同数のビツトを以
つて構成する必要はないこと明らかである。し
かし、これらの信号が異なる個数のビツトを有
する場合には、最小数のビツトを有する入力信
号に適当なビツト値の係数を付けることにより
同数のビツトより成る信号をマトリツクス回路
に供給しうる。実現すべき関数をＺ＝１／２Ａ＋ １／２Ｂ或いはZ′＝2Z＝Ａ＋Ｂとし、これは単に ２進系において１次だけ高次に移動させたもの
に相当する（10進系における小数点をシフトす
るのに匹敵する）。

値Ｋ＝１／２およびＬ＝１−Ｋ＝１／２は、K₁（第 ２ａ図の最後の行）を１と仮定し、他のすべて
のK_iを０と仮定することにより得られる。これ
らをＫに対する式(4)、すなわち Ｋ＝（K₁∨K₀）2^-1＋（K₂∨K₀）2^-2＋…＋
（K_o∨K₀）2^-n＋K₀2^-nに代入すると、 Ｋ＝１・2^-1＋０・2^-2＋…＋０・2^-n＋０・
2^-n＝１／２ となる。

従つてＬ＝１−Ｋに対する式(5)では Ｌ＝（₁∨₀）2^-1＋（₂∨₀）2^-2＋… ＋（_o∨₀）2^-n＋₀2^-n ＝０・2^-1＋１・2^-2＋……１・2^-n ＋１・2^-n＝１／２ となる。

数個のマトリツクス回路を使用すれば数個の
入力信号の加算が可能となる。第３図は３個の
マトリツクス回路M₁，M₂，およびM₃を用い
ることにより４個の入力信号Ａ，Ｂ，Ｃおよび
Ｄを加算する一例を示す。１個のマトリツクス
回路を用いた上述した例と同様に本例の場合も K_M1＝K_M2＝K_M3＝１／２ とする。この場合M₁の出力信号は Z₁＝１／２Ａ＋１／２Ｂ となる。またM₂の出力信号は Z₂＝１／２Ｃ＋１／２Ｄ となる。またM₃の出力信号は Ｚ＝１／２Z₁＋１／２Z₂ となり、従つて Ｚ＝１／４Ａ＋１／４Ｂ＋１／４Ｃ＋１／４Ｄ 4Z＝Ａ＋Ｂ＋Ｃ＋Ｄ となる。この場合、２次だけ高次へ移動され
る。

２） マトリツクス回路はｍ×ｍビツト乗算器と
して用いることもできる。この乗算器は２つの
入力信号のうちの一方ＡまたはＢが零に等しい
と仮定することにより実現される。従つて実現
すべき関数は Ｚ＝KAまたはＺ＝（１−Ｋ）Ｂ である。また数個のマトリツクス回路を用いる
ことにより（ｍ−ｒ）×（ｎ＋lr）ビツト乗算器
を得ることもできる。このことは、入力信号の
ビツト数を減少すなわちｍビツトからｍ−ｒビ
ツトに減少させることにより、重み係数Ｋのビ
ツト数をビツト数ｒのｌ倍だけ増大せしめ、こ
れにより出力信号を減少せしめるということを
意味する。

第４ａ図は（ｍ−ｒ）×（ｎ＋ｒ）乗算器の一
例を示す。本例の乗算器は３つのマトリツクス
回路M₁，M₂，M₃を有する。説明を明瞭とす
る為にＢ出力信号は零に等しいと仮定した。マ
トリツクス回路M₁においては、Ａのビツトa₀
〜a_n-r-1のみを用いる。入力信号Ａのビツト係
数a₀〜a_n-r-1はマトリツクス回路M₂のビツト
入力端子a_r〜a_n-1にも供給する。従つてビツト
a₀〜a_n-r-1はｒ次だけ高次にすなわちｒビツト
だけシフトされる。このセツト・アツプを簡単
な例につき以下に説明する。

マトリツクス回路M₃は例えば通例の加算器
として用いることができ、この場合K₁₃が１で
あり、他のすべてのK_i3が０であるものとする。
マトリツクス回路M₁の出力端子Z₁には結果Z₁
＝K₁Aが出力される。ここに Z₁＝_o 〓ⁿ _n-r-1 〓^j=0 （K_i1∨K₀₁）2^-i（a_j2^j） である。またマトリツクス回路M₂の出力端子
Z₂には結果Z₂＝K₂A′が出力される。ここに Z₂＝_o 〓ⁿ _n-r-1 〓^j=0 （K_i2∨K₀₂）2^-ia_j2^j+r である。

次にこれらの結果Z₁およびZ₂がマトリツクス
回路M₃の入力端子に供給される。本例ではM₃
を加算器として選択した為、M₃の出力端子に
おける結果はＺ＝１／２Z₁＋１／２Z₂となり、従つて 2Z＝Z₁＋Z₂となる。すなわち、 2Z＝_o 〓ⁿ _n-r-1 〓^j=0 （K_i1∨K₀₁）2^-i（a_j2^j） ＋_o 〓ⁿ _n-r-1 〓^j=0 （K_i2∨K₀₂）2^-ia_j2^j+r となる。この式は、a_jと関連する２のべき指数の
一部分、すなわちｒを（K_i2∨K₀₂）と関連する２
のべき指数に移して後者のべき指数を−ｉ＋ｒと
することにより 2Z＝_o 〓ⁿ _n-r-1 〓^j=0 （K_i1∨K₀₁）2^-i（a_j2^j） ＋_o 〓ⁿ _n-r-1 〓^j=0 （K_i2∨K₀₂）2^-i+r（a_j2^j） として書き表わすこともできる。また2Zに対す
る式は 2Z＝_o 〓ⁿ _n-r-1 〓^j=0 〔（K_i1∨K₀₁）2^-i＋（K_i2∨K₀₂）
2^-i+r〕（a_j2^j） ＝_o 〓ⁿ _n-r-1 〓^j=0 〔（K_i1∨K₀₁）＋（K_i2∨K₀₂）2^r〕2^-i（a_j
2^j） としても書き表わすことができる。この式から明
らかなように、マトリツクス回路M₃の出力端子
における結果Ｚ＝Ｋ×ＡでＫに対し（ｎ＋ｒ）の
ビツト数およびＡに対し（ｍ−ｒ）のビツト数を
生じる。

このことを、Ｋ＝３ビツト、Ａ＝４ビツト、ｒ
＝１とした簡単な例につき以下に証明する。

K₁＝（K₁₁∨K₀₁）2^-1＋（K₂₁∨K₀₁）2^-2 ＋K₀₁2^-2 K₂＝（K₁₂∨K₀₂）2^-1＋（K₂₂∨K₀₂）2^-2 ＋K₀₂2^-2 Ａ＝a₀2⁰＋a₁2¹＋a₂2²＋02³ （M₁に対する入力信号） A′＝a₂2³＋a₁2²＋a₀2¹＋02⁰ （M₂に対する入力信号） Z₁＝K₁A ＝〔（K₁₁∨K₀₁）2^-1＋（K₂₁∨K₀₁）2^-2＋K₀₁2^-2〕
×〔a₀2⁰＋a₁2¹＋a₂2〕 ＝（K₁₁∨K₀₁）2^-1a₀2⁰＋（K₂₁∨K₀₁）2^-2a₀2⁰＋
K₀₁2^-2a₀2⁰＋（K₁₁∨K₀₁）2^-1a₁2¹＋（K₂₁∨K₀₁）
2^-2a₁2¹＋K₀₁2^-2a₂2¹＋Ｋ（K₁₁∨K₀₁）2^-1a₂2²＋
（K₂₁∨K₀₁）2^-2a₂2²＋K₀₁2^-2a₂2² Z₂＝K₂A′ ＝〔（K₁₂∨K₀₂）2^-1＋（K₂₂∨K₀₂）2^-2＋K₀₂2^-2〕
×〔a₂2³＋a₁2²＋a₀2¹〕 ＝（K₁₂∨K₀₂）2^-1a₂2³＋（K₂₂∨K₀₂）2^-2a₂2³＋
K₀₂2^-2a₂2³＋（K₁₂∨K₀₂）2^-1a₁2²＋（K₂₂∨K₀₂）
2^-2a₁2²＋K₀₂2^-2a₁2²＋（K₁₂∨K₀₂）2^-1a₀2¹＋（K₂₂
∨K₀₂）2²a₀2¹＋K₀₂2^-2a₀2¹ ＝（K₁₂∨K₀₂）2⁰a₂2²＋（K₂₂∨K₀₂）2^-1a₂2²＋
K₀₂2^-1a₂2²＋（K₁₂∨K₀₂）2⁰a₁2¹＋（K₂₂∨K₀₂）
2^-1a₁2¹＋K₀₂2^-1a₁2¹＋（K₁₂∨K₀₂）2⁰a₀2⁰＋（K₂₂
∨K₀₂）2^-1a₀2⁰＋K₀₂2^-1a₀2⁰ Ｚ＝Z₁＋Z₂ ＝（K₁₁∨K₀₁）2^-1a₀2⁰＋（K₂₁∨K₀₁）2^-2a₀2⁰＋
K₀₁2^-2a₀2⁰＋（K₁₁∨K₀₁）2^-1a₁2¹＋（K₂₁∨K₀₁）
2^-2a₁2¹＋K₀₁2^-2a₁2¹＋（K₁₁∨K₀₁）2^-1a₂2²＋（K₂₁
∨K₀₁）2^-2a₂2²＋K₀₁2^-2a₂2²＋（K₁₂∨K₀₂）2⁰a₂2²
＋（K₂₂∨K₀₂）2^-1a₂2²＋K₀₂2^-1a₂2²＋（K₁₂∨K₀₂）
2⁰a₁2¹＋（K₂₂∨K₀₂）2^-1a₁2¹＋K₀₂2^-1a₁2¹＋（K₁₂
∨K₀₂）2⁰a₀2⁰＋（K₂₂∨K₀₂）2^-1a₀2⁰＋K₀₂2^-1a₀2⁰ ＝〔（K₁₁∨K₀₁）2^-1＋（K₁₂∨K₀₂）2⁰〕a₀2⁰＋
〔（K₂₁∨K₀₁）2^-2＋（K₂₂∨K₀₂）2^-1〕a₀2⁰＋
（K₀₁2^-2＋K₀₂2^-1）a₀2⁰＋〔（K₁₁∨K₀₁）2^-1＋（K₁₂
∨K₀₂）2⁰〕a₁2¹＋〔（K₂₁∨K₀₁）2^-2＋（K₂₂∨K₀₂）
2^-1〕a₁2¹＋（K₀₁2^-2＋K₀₂2^-1）a₁2¹＋〔（K₁₁∨
K₀₁）2^-1＋（K₁₂∨K₀₂）2⁰〕a₂2²＋〔（K₂₁∨K₀₁）
2^-2＋（K₂₂∨K₀₂）2^-1〕a₂2²＋（K₀₁2^-2＋K₀₂2^-1）
a₂2² ＝〔（K₁₂∨K₀₂）2⁰＋（K₁₁∨K₀₁）2^-1〕〔a₀2⁰＋
a₁2¹＋a₂2²〕＋〔（K₂₂∨K₀₂）2^-1＋（K₂₁∨K₀₁）
2^-2〕〔a₀2⁰＋a₁2¹＋a₂2²〕＋（K₀₂2^-1＋K₀₁2^-2）
（a₀2⁰＋a₁2¹＋a₂2²） ＝〔（K₁₂∨K₀₂）2⁰＋（K₁₁∨K₀₁）2^-1＋（K₂₂∨
K₀₂）2^-1＋（K₂₁∨K₀₁）2^-2＋K₀₂2^-1＋K₀₁2^-2〕×
〔a₀2⁰＋a₁2¹＋a₂2²〕 最後の式においてK₂の係数はK₁の係数よりも
高次と関連する為、２進系においてプラス符号が
除去され、これらを隣接して書込むことができ
る。従つて３×４乗算器が得られる。

上述したのと同様にして数個のマトリツクス回
路を用いることによりｍ×（ｎ＋lr）ビツト乗算
器を実現しうる。第４ｂ図はｍ×（ｎ＋ｒ）ビツ
ト乗算器の一例を示す。この場合入力信号のうち
最下位からｒ個のビツトをマトリツクス回路M₁
に供給しない。マトリツクス回路M₁の入力端子
a₀には入力信号Ａの係数a_n-r-1が与えられ、入力
端子a₁には係数a_n-rが与えられ、以下同様であ
り、係数a_n-1が通例のようにして与えられる。マ
トリツクス回路M₁に対する入力信号におけるｒ
ビツトのシフトの為にまたＡに対するM₂のすべ
ての入力端子を用いる為に出力信号Ｚによれば
M₃の出力端子にｍ×（ｍ＋ｒ）ビツト信号を生ぜ
しめる。

３） マトリツクス回路はマルチプレクサとして
も用いることもできる。第５図はマトリツクス
回路をマルチプレクサとして用いる一例を示
す。この第５図の回路は例えばマトリツクス回
路Ｍのクロツク周波数、例えば35MHzに等し
いクロツク周波数で作動するデータ源１を有す
る。素子２および３は例えばクロツク周波数の
２分の１、本例では17.5MHzで作動するメモ
リである。メモリ２および３をマトリツクス回
路のクロツク信号の周波数の２分の１に等しい
周波数で作動させ、Ｋに値０（すべてのK_iに０）
と１（すべてのK_iに１）とを交互に与えると、
時分割多重化が可能となる。すなわち各々がｍ
ビツトの２つのワードで時分割多重化を可能と
する。Ｋ＝１の場合 Ｚ＝KA＋（１−Ｋ）Ｂ ＝Ａ＋0B＝Ａ となり、Ｋ＝０の場合 Ｚ＝0A＋（１−０）Ｂ＝Ｂ となる。従つて出力端子ＺにはＡ或いはＢが交
互に得られ、これらはそれぞれメモリ２の出力
信号およびメモリ３の出力信号に相当する。

４） またマトリツクス回路はデジタルミクサと
しても用いることができる。関数Ｚ＝KA＋
（１−Ｋ）Ｂが実現される結果、入力量Ａおよ
びＢの一部分が混合される。またビツト数を制
限することによりＫの分解能（resolution）を
高めることもできる。数個のストリツクス回路
を用いることによりこの点についての解が得ら
れる。

第６ａ図はいかにして３個のマトリツクス回
路により分解能を2^-n-1に高めうるかというこ
とを示す。一例として以下の仮定を行なう。

K_M1ｎビツトK_M1＝（K_M11∨K_M10）2^-1＋…… ＋K_M102^-n K_M2２ビツトK_M2＝（K_M21∨K_M20）2^-1 ＋（K_M22∨K_M20）2^-2＋K_M202^-2 K_M3２ビツトK_M3＝K_M31∨K_M30）2^-1 ＋（K_M32∨K_M30）2^-2＋K_o302^-2 M₁，M₂およびM₃はマトリツクス回路であ
る。マトリツクス回路を加算器として用いた場
合のように本例の場合も K_M3＝１／２（K_M31＝１） を選択する。更にK_M2に対してはK_M2＝１と
K_M2＝０と（すべてのK_M2iを１にするのと、す
べてのK_M2iを０にするのと）の２つの可能性が
ある。K_M2＝０の場合にはM₂の出力端子にお
ける結果は Z₂＝K_M2Ａ＋（１−K_M2）Ｂ＝Ｂ となり、M₁の出力端子における結果は Z₁＝K_M1Ａ＋（１−K_M1）Ｂ となり、M₃の出力端子における最終結果は Ｚ＝１／２Z₁＋１／２Z₂ ＝１／２K_M1Ａ＋１／２（１−K_M1）Ｂ＋１／２Ｂ ＝K_M1／２Ａ＋（１−K_M1／２）Ｂ となる。同様にK_M2＝１の場合には Z₂＝Ａ Ｚ＝１／２K_M1Ａ＋１／２（１−K_M1）Ｂ＋１／２Ａ ＝１／２（K_M1＋１）Ａ＋１／２（１−K_M1）Ｂ となる。このことをK_M1＝２ビツトの場合につ
き第６ｃ図に示す。この第６ｃ図はいかにして
マトリツクス回路M₁の出力信号Z₁の結果2^-2＝
１／４によりマトリツクス回路M₃の出力信号Ｚを １／2²⁺¹＝１／2³＝１／８にするかを示す。

更に多くのマトリツクス回路を用いることに
より分解能を更に高めることができる。第６ｂ
図はいかにして第６ａ図につき説明したセツ
ト・アツプと類似のセツト・アツプにより分解
能を2^-nから2^-n-rに高めうるかを示す。本例で
は５個のマトリツクス回路M₁〜M₅を用いる。
マトリツクス回路M₁の出力信号Z₁が2^-nの分解
能を有し（K_M1はｎビツト）、マトリツクス回
路M₂およびM₃の出力信号Z₂およびZ₃は双方共
分解能１を有しK_M2およびK_M3は双方共１ビツ
ト）、K_M4およびK_M5は双方共２ビツトであるも
のとすると、マトリツクス回路M₅の出力信号
Ｚは Ｚ＝１／２Z₃＋１／２Z₄ Ｚ＝１／２Z₃＋１／２〔１／２Z₁＋１／２Z₂〕 Ｚ＝１／２＜^A _B＋１／２〔１／２（K′／2ⁿＡ＋（１
−K′／2ⁿ） Ｂ）＋１／２＜^A _B〕 （ここに０K′2ⁿであり、＜^A _BはＡまたはＢを
表わす。） Ｚ＝１／２＜^A _B＋１／４〔K′／2ⁿＡ＋（１−K′／2ⁿ
）Ｂ＋ ＜^A _B〕 となる。従つてＺの分解能は１／４・１／2ⁿ＝１／2ⁿ⁺² である。第６ａおよび６ｂ図に示すような種々
のマトリツクス回路M_iの種々のK_M値に対して
より多くのビツトを用いることにより分解能を
高めることもできその手段は上述した例に限定
されるものではない。

５） またマトリツクス回路はリミツタにも適用
しうる。マトリツクス回路を用いることにより
所定量のｍビツト表現（２つの補数表現におけ
る）から上記の量の（ｍ−ｐ）ビツト（ｐ∈
〓）表現への切換えを行なうことができる。こ
の可能性を第７ａおよび７ｂ図に示す。

重み係数Ｋに対しては１ビツトで充分であ
る。すなわちＫ＝１またはＫ＝０となる。Ｋに
対して数個のビツトが得られる場合には、例え
ばK₀のみを用いて他のすべてのK_iは接地すれ
ばよい。入力信号Ｃの下位ビツト（C₀，C₁…
…C_n-p-2）は変更することなくマトリツクス回
路Ｍの入力端子Ａに供給する。その理由はこれ
らの値は双方の表現において同一である為であ
る。従つて上位ビツト（C_n-p-1，……，C_n-1）
に対する処理を種々の場合につき以下に説明す
る。

ａ） C_n-1＝０、C_n-2＝０，……，C_n-p-1＝
０の場合： 反転ORゲート２１およびORゲート２３
の為にＫ＝１となる。従つてマトリツクス回
路Ｍの出力端子には値Ｚ＝１・Ａ＋０・Ｂが
出力され、この場合この出力は Ａ＝Ｃ〔C₀，C₁，…，C_n-p-1〕 に相当する。

ｂ） C_n-1＝０；C_n-2，…，C_n-p-1が“０”
または“１”であるがすべてが“０”でない
場合； 反転ORゲート２１の出力端子には“０”
が現われ、ANDゲート２２の出力端子には
“０”が現われ、ORゲート２３の出力端子
には“０”が現われる。従つてＫ＝０とな
る。

従つてマトリツクス回路Ｍの出力端子には
値Ｚ＝０＋１・Ｂ＝Ｂが出力される。入力値
Ｂはビツトb_n-1，…，b_n-p-1に対しこの２つ
の補数表現における符号を示すＣの最上位ビ
ツトであるC_n-1のビツト値をとることによ
り構成される。従つて、最上位ビツトb_n-p-1
も（ｍ−ｐ）ビツト表現における符号を示
す。

C_n-1＝０である為、b_n-1…＝b_n-p-1＝０で
ある。b₀，……，b_n-p-2である他のすべての
ビツトはC_n-1の反転値を有するようにする。
このことをC_n-1の信号を反転ゲート２４の
入力端子に与えることにより実現する。この
反転ゲート２４の出力端子はＢの入力端子
b₀，……，b_n-p-2に接続する。C_n-1＝０であ
る為、b₀＝b₁＝……b_n-p-2＝１となる。従つ
て（ｍ−ｐ）ビツト表現における最大値がマ
トリツクス回路Ｍの出力端子Ｚに出力され
る。このことは予期されるべきことであつ
た。その理由は値“１”が正（C_n-1＝０）
入力信号Ｃの上位側ビツトC_n-1，……，
C_n-p-1に生じる為である。

ｃ） C_n-1＝１；C_n-2，……，C_n-p-2が“０”
または“１”であるも、すべてが“１”でな
い場合； 反転ORゲート２１の出力端子には“０”
が現われ、ANDゲート２２の出力端子には
“０”が現われ、ORゲート２３の出力端子
には“０”が現われる。従つてＫ＝０および
Ｚ＝Ｂとなる。

その他の処理はｂ）につき説明した通りで
ある。しかし、C_n-1＝１である為b_iビツトの
値のみ異なる。すなわち、 b_n-1＝……＝b_n-p-1＝“１” b_n-p-2＝……＝b₀＝“０” となる。従つてマトリツクス回路Ｍの出力端
子Ｚには（ｍ−ｐ）ビツト表現における最大
値が出力される。このことも予期されるべき
ことであつた。その理由は値“１”が負
（C_n-1＝１）入力信号Ｃにおける上位側のビ
ツトC_n-1，……，C_n-p-1に生じる為である。

ｄ） C_n-1＝C_n-2＝……＝C_n-p-1＝１の場
合： 反転ORゲート２１の出力端子には“０”
が現われ、ANDゲート２２の出力端子には
“１”が現われ、ORゲート２３の出力端子
には“１”が現われる。従つてＫ＝１および
Ｚ＝Ａとなり、このことはＡ＝Ｃを意味す
る。

６） マトリツクス回路は巡回型フイルタの設計
に対する解を与える。巡回型フイルタは巡回関
係によつて実現したデイジタルフイルタであ
り、このことは、フイルタの出力端子における
信号は瞬時ｔにこのようなフイルタ素子の入力
端子に供給される信号とこの入力信号に対して
期間τだけ遅延された帰還信号とを重み付けし
て加算したものによつて決まるということを意
味する。

第８ａ図はマトリツクス回路を用いた巡回型
フイルタの一構成例を示す。マトリツクス回路
Ｍは出力信号Z′＝KA＋（１−Ｋ）Ｂを有する
為、このマトリツクス回路は巡回型フイルタを
設計するのに適している。マトリツクス回路Ｍ
の一方の入力端子１００に入力信号Ａ（ｔ）を
供給し、他方の入力端子１０１に帰還遅延出力
信号Ｚ（ｔ−τ）を瞬時ｔに入力信号Ｂ（ｔ）と
して供給することにより重み付けされた和信号
Ｋ（ｔ）Ａ（ｔ）＋（１−Ｋ（ｔ））Ｂ（ｔ）が出力
信号として生じる。従つて、瞬時ｔにはマトリ
ツクス回路Ｍの出力端子に Ｚ（ｔ）＝Ｋ（ｔ）Ａ（ｔ）＋（１−Ｋ（ｔ））
Z′（ｔ） …(10) が生じる。ここにZ′（ｔ）は遅延時間τを有す
る遅延素子１０２の出力信号である。従つて、 Z′（ｔ）＝Ｚ（ｔ−τ） ……(11) となる。(10)式を(11)式に代入すると、 Z′（ｔ）＝Ｋ（ｔ）Ａ（ｔ−τ）＋（１−Ｋ（ｔ）
）
Z′（ｔ−τ） …(12) が得られる。Ｚ変換を用いると（Ｚ変換は文献
IEEE Transaction Vol.AU−20、December
1972の第323頁（L.Rabiner等著）に記載され
ている）、 Z′（ｔ−τ）＝Z′（ｔ）z^-n Ａ（ｔ−τ）＝Ａ（ｔ）z^-n …（13） となる。（13）式を(12)式に代入すると、 Z′（ｔ）＝KA（ｔ）z^-n＋（１−Ｋ）Z′（ｔ）z^-n Z′（ｔ）〔１＋（Ｋ−１）z^-n〕＝KA（ｔ）z^-n Z′（ｔ）／Ａ（ｔ）＝Kz^-n／１＋（Ｋ−１）z^-n となる。これから巡回型フイルタに対する伝達
関数は Ｈ（ｚ）＝Kz^-n／１＋（Ｋ−１）z^-n となる。マトリツクス回路と関連するＫ値は可
変としうる為、巡回型フイルタの帯域幅を変え
ることができる。第８ｂ図には、Ｈ（f_o）をＫ
の種々の値に対し正規化周波数f_o＝ｆ／ｆクロ
ツクであるf_oの関数として示す。

【図面の簡単な説明】

第１ａ図は部分出力信号Y_ijを電子的に実現す
る回路の一例を示す線図、第１ｂ図はＹ回路に対
するクロツク信号の変化を示す波形図、第２ａお
よび２ｂ図は出力信号Ｚ＝KA＋（１−Ｋ）Ｂを
電子的に実現する回路を示す線図、第３図は数個
のマトリツクス回路を用いた４入力信号用加算器
の一例を示すブロツク線図、第４ａ図は（ｍ−
ｒ）×（ｎ＋ｒ）ビツト乗算器の一例を示すブロツ
ク線図、第４ｂ図はｍ×（ｎ＋ｒ）乗算器の一例
を示すブロツク線図、第５図はマトリツクス回路
をマルチプレクサとして用いた回路の一例を示す
ブロツク線図、第６ａおよび６ｂ図は複数個のマ
トリツクス回路より成るデジタルミクサの二例を
示すブロツク線図、第６ｃ図はデジタルミクサの
出力信号の説明図、第７ａ図はマトリツクスを用
いたリミツタを示す回路線図、第７ｂ図は制限信
号の構成を示す説明図、第８ａ図はマトリツクス
回路を用いた巡回型フイルタの一構成例を示すブ
ロツク線図、第８ｂ図は可変帯域幅デジタルフイ
ルタに対する伝達関数Ｈ（f_o）を正規化周波数f_o
の関数として示す説明図、第９図は係数を示す説
明図である。 T₁〜T₁₀…トランジスタ、Ｃ…コンデンサ、
a_j，b_j…入力端子、FA…全加算器、G₁〜G_o…OR
ゲート、DL…遅延素子、M₁〜M₅，Ｍ…マトリ
ツクス回路、１…データ源、２，３…メモリ、２
１…反転ORゲート、２２…ANDゲート、２３…
ORゲート、２４…反転ゲート、１０２…遅延素
子。

Claims (1)

1. 【特許請求の範囲】 １ 演算を電子的に実行する演算装置であつて、
   演算を多くとも３つのデジタル変数で実行するこ
   とができ、これらの変数のうちの第１および第２
   の２つの変数がそれぞれｍビツトを有し且つ入力
   信号（ＡおよびＢ）を表わし、第３の変数が（ｎ
   ＋１）ビツト（ｎ≧０）を有し且つ重み係数とし
   て作用し、前記のデジタル変数で実行する演算を
   Ｋ・Ａ＋（１−Ｋ）・Ｂの形態とし、この演算の結
   果Ｚ＝Ｋ・Ａ＋（１−Ｋ）・Ｂが、演算をビツト的
   に実行することにより形成されるデジタル出力信
   号を表わし、部分出力信号Z_ij＝K_ia_j＋（１−K_i）
   b_jをＡ（a_j）とＢ（b_j）とＫ（K_i）との各ビツト係数
   当り得るようにした演算装置において、前記の部
   分出力信号を１周期内で１個の回路Ｙによつて形
   成し、Ａ，ＢおよびＫの種々のビツトに対し部分
   出力信号を形成するすべての電子回路を（ｎ＋
   １）×ｍマトリツクスのマトリツクス要素Y_ijとし
   て配置し、重み係数の零次ビツトの係数K₀のビ
   ツト値をマトリツクスの行（或いは列）の１つの
   前記のすべての要素Y_ijに直接供給し、Ｋの他の
   ビツト次の係数のビツト値をそれぞれ論理ゲート
   を経てマトリツクスの１行（或いは１列）のすべ
   ての要素に供給し、前記の他のビツト次の係数の
   各々を１個の論理ゲートの第１入力端子に供給
   し、Ｋの前記の零次の係数をも各論理ゲートの第
   ２入力端子に供給して変数Ｋに対して Ｋ＝（K₁∨K₀）2^-1＋（K₂∨K₀）2^-2＋…… ＋（K_n∨K₀）2^-n＋K₀2^-n （ここに∨は数学的な“または”を意味する）が
   得られるようにし、各回路Ｙの部分出力信号Z_ij
   を、前記の部分出力信号のすべてを加算して出力
   信号Ｚを得る作用をする全加算器に供給するよう
   にしたことを特徴とする演算装置。 ２ 多くとも２つのオペランドに対する加算器と
   して作用する特許請求の範囲第１項に記載の演算
   装置において、前記の重み係数Ｋにより双方の入
   力信号に同じ重みを割り当てるようにしたことを
   特徴とする演算装置。 ３ ２つよりも多いオペランドに対する加算器と
   して作用する特許請求の範囲第１項に記載の演算
   装置において、前記の演算装置を数個用いて２つ
   よりも多い入力信号を加算し、重み係数により前
   記の数個の演算装置のすべてに同じ値を割当てる
   ようにしたことを特徴とする演算装置。 ４ ｍ×ｎビツト乗算器として作用する特許請求
   の範囲第１項に記載の演算装置において、前記の
   入力信号のうちの少なくとも１つを零として前記
   の出力信号がＺ＝KA或いはＺ＝（１−Ｋ）Ｂと
   なるようにしたことを特徴とする演算装置。 ５ （ｍ−ｒ）×（ｎ＋lr）ビツト（ｌ∈〓）乗算
   器として作用する特許請求の範囲第１項に記載の
   演算装置において、前記の入力信号のうちの少な
   くとも１つを零とし、前記の演算装置のうちの第
   １の演算装置に供給されるｍビツト入力信号の一
   部、すなわち高次のｒ（ｒ∈〓）ビツトを不作動
   とし、次の高次のｒビツトを前記のｌ個の他の演
   算装置の少なくとも１つに、すなわち前記の演算
   装置の高次のｒビツトに対する入力端子に供給
   し、前記の第１の演算装置の出力信号を前記のｌ
   個の他の演算装置の出力信号の和に加えるように
   したことを特徴とする演算装置。 ６ マルチプレクサとして作用する特許請求の範
   囲第１項に記載の演算装置において、重み係数Ｋ
   を交互にその２つの極値とし、これにより入力信
   号（ＡおよびＢ）をその出力信号として交互に生
   ぜしめるようにしたことを特徴とする演算装置。 ７ デジタルミクサとして作用する特許請求の範
   囲第１項に記載の演算装置において、前記の演算
   装置を数個用い、入力信号をこれら数個の演算装
   置に供給し、前記の数個の演算装置の出力信号を
   互いに加算するようにしたことを特徴とする演算
   装置。 ８ リミツタとして作用する特許請求の範囲第１
   項に記載の演算装置において、演算装置の第１入
   力信号を２つの補数形態である制限されるべき信
   号を以つて構成し、前記の演算装置の第２入力信
   号を第１入力信号の信号ビツト係数から取出し、
   重み係数Ｋを、第１入力信号の上位ビツトの係数
   がすべて等しいか或いはすべてが等しいものでな
   い場合にそれぞれ１或いは０とするようにしたこ
   とを特徴とする演算装置。 ９ 遅延出力信号の一部を入力信号に加えるよう
   にした可変帯域幅巡回型デジタルフイルタとして
   作用する特許請求の範囲第１項に記載の演算装置
   において、遅延出力信号の一部の決定と加算とを
   １周期内で行なうようにしたことを特徴とする演
   算装置。 １０ 特許請求の範囲第１項に記載の演算装置に
   おいて、前記の素子Ｙ、ゲートＧ、全加算器FA
   および接続体のすべてを集積回路技術によつて形
   成したことを特徴とする演算装置。 １１ 特許請求の範囲第１または１０項に記載の
   演算装置において、前記の素子Ｙ、ゲートＧ、全
   加算器FAおよび接続体のすべてをNMOS技術に
   よつて形成したことを特徴とする演算装置。