JPS64741B2 - - Google Patents

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JPS64741B2
JPS64741B2 JP10412384A JP10412384A JPS64741B2 JP S64741 B2 JPS64741 B2 JP S64741B2 JP 10412384 A JP10412384 A JP 10412384A JP 10412384 A JP10412384 A JP 10412384A JP S64741 B2 JPS64741 B2 JP S64741B2
Authority
JP
Japan
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interface
parallel
tape
processing device
serial
Prior art date
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Expired
Application number
JP10412384A
Other languages
Japanese (ja)
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JPS60247790A (en
Inventor
Seiichi Hatsutori
Yutaka Mizuno
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fanuc Corp
Original Assignee
Fanuc Corp
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Filing date
Publication date
Application filed by Fanuc Corp filed Critical Fanuc Corp
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Publication of JPS64741B2 publication Critical patent/JPS64741B2/ja
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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06KGRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K17/00Methods or arrangements for effecting co-operative working between equipments covered by two or more of main groups G06K1/00 - G06K15/00, e.g. automatic card files incorporating conveying and reading operations

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は読取つたデータを並列データとして数
値制御装置等の処理装置に加える並列インターフ
エイスと読取つたデータを直列データとして処理
装置に加える直列インターフエイスとを備えたテ
ープリーダに関するものである。
Detailed Description of the Invention Technical Field of the Invention The present invention provides a parallel interface for applying read data as parallel data to a processing device such as a numerical control device, and a serial interface for applying read data as serial data to a processing device. The present invention relates to a tape reader equipped with a tape reader.

従来技術と問題点 数値制御装置等の処理装置に於いてはテープに
記録されているデータをテープリーダにより読取
り、読取つたデータに基づいて種々の処理を行な
うものがある。例えば、数値制御装置の場合はテ
ープリーダで読取つたデータに基づいて、パルス
分配、工具径補正等の処理を行なつている。
Prior Art and Problems Some processing devices such as numerical control devices read data recorded on a tape using a tape reader and perform various processes based on the read data. For example, in the case of a numerical control device, processes such as pulse distribution and tool diameter correction are performed based on data read by a tape reader.

ところで、数値制御装置等の処理装置に於いて
はテープリーダから加えられるデータが並列デー
タでなければ処理を行なうことができない並列形
式の処理装置、反対にテープリーダからのデータ
が直列データでなければ処理を行なうことができ
ない直列形式の処理装置がある為、例えば現在使
用している並列形式の処理装置を直列形式の処理
装置に変える場合にはテープリーダも並列形式の
ものから直列形式のものに取替える必要があり、
不経済であつた。
By the way, in processing devices such as numerical control devices, parallel type processing devices cannot process unless the data added from the tape reader is parallel data, and conversely, they cannot process unless the data added from the tape reader is serial data. Since there are serial type processing devices that cannot perform processing, for example, if you want to change the parallel type processing device you are currently using to a serial type processing device, you will also need to change the tape reader from a parallel type to a serial type. need to be replaced,
It was uneconomical.

このような欠点を改善する為に、読取つたデー
タを直列データとして出力する直列インターフエ
イスと読取つたデータを並列データとして出力す
る並列インターフエイスとを備えたテープリーダ
が提案されている。このように、1台のテープリ
ーダに直列インターフエイスと並列インターフエ
イスとを設けるようにすれば、他の形式の処理装
置を使用する場合に於いてもテープリーダを取替
える必要がないものであるから、経済的である。
しかし、上述した従来装置はオペレータが切換ス
イツチを操作することにより、直列インターフエ
イスと並列インターフエイスとの切換を行なうよ
うにしている為、オペレータが切換スイツチの操
作を誤つた場合、処理装置が誤動作し、処理装置
に障害が発生する惧れがあつた。
In order to improve these drawbacks, a tape reader has been proposed that includes a serial interface that outputs read data as serial data and a parallel interface that outputs read data as parallel data. In this way, if one tape reader is provided with a serial interface and a parallel interface, there is no need to replace the tape reader even when using other types of processing equipment. , economical.
However, in the conventional device described above, the operator operates a changeover switch to switch between the serial interface and the parallel interface, so if the operator makes a mistake in operating the changeover switch, the processing unit may malfunction. However, there was a risk that a failure would occur in the processing equipment.

発明の目的 本発明は前述の如き欠点を改善したものであ
り、その目的は使用するインターフエイスを誤り
なく選択できるようにすることにある。以下、実
施例について詳細に説明する。
OBJECTS OF THE INVENTION The present invention has been made to improve the above-mentioned drawbacks, and its purpose is to make it possible to select an interface to be used without error. Examples will be described in detail below.

発明の実施例 第1図は本発明の実施例のブロツク線図であ
り、1はテープリーダ、2は数値制御装置等の処
理装置、3はマイクロプロセツサ、4はメモリ、
5は入力部、6は出力部、8はテープ、9はキヤ
プスタンモータ、10はキヤプスタンローラ、1
1はピンチローラ、12はフイードマグネツト、
13はプレーキシユー、14はブレーキマグネツ
ト、15は発光部、16は受光部、17は並列直
列変換器、18,19はそれぞれ出力部6の出力
信号b,cが“1”の時ブレーキマグネツト1
4、フイードマグネツト12を励磁する励磁回
路、A1〜A8はアンドゲート、INはインヒビ
ツトゲート、PIN1,PIN2はそれぞれテープリ
ーダ1側、処理装置2側に設けられた並列インタ
ーフエイス用のコネクタ、SIN1はテープリーダ
1側に設けられた直列インターフエイス用のコネ
クタ、l1〜l11は並列インターフエイス用の
コネクタPIN1,PIN2を接続するインターフエ
イス線、Rは抵抗である。尚図示を省略したがイ
ンターフエイス線l1〜l11の両端には、コネ
クタPIN1,PIN2が雌コネクタならば雄コネク
タが接続されており、該雄コネクタをコネクタ
PIN1,PIN2に挿入することによりテープリー
ダ1と処理装置2とを接続することができるもの
である。また、第2図はマイクロプロセツサ3の
処理内容の一例を示すフローチヤートであり、以
下同図を参照して第1図の動作を説明する。
Embodiment of the Invention FIG. 1 is a block diagram of an embodiment of the present invention, in which 1 is a tape reader, 2 is a processing device such as a numerical control device, 3 is a microprocessor, 4 is a memory,
5 is an input section, 6 is an output section, 8 is a tape, 9 is a capstan motor, 10 is a capstan roller, 1
1 is a pinch roller, 12 is a feed magnet,
13 is a brake system, 14 is a brake magnet, 15 is a light emitting section, 16 is a light receiving section, 17 is a parallel-to-serial converter, 18 and 19 are brake magnets when the output signals b and c of the output section 6 are "1", respectively. 1
4. Excitation circuit that excites the feed magnet 12, A1 to A8 are AND gates, IN is an inhibit gate, PIN1 and PIN2 are parallel interface connectors provided on the tape reader 1 side and the processing device 2 side, respectively. , SIN1 is a serial interface connector provided on the tape reader 1 side, l1 to l11 are interface lines connecting parallel interface connectors PIN1 and PIN2, and R is a resistor. Although not shown, male connectors are connected to both ends of the interface wires l1 to l11 if the connectors PIN1 and PIN2 are female connectors.
By inserting it into PIN1 and PIN2, the tape reader 1 and the processing device 2 can be connected. Further, FIG. 2 is a flowchart showing an example of the processing contents of the microprocessor 3, and the operation of FIG. 1 will be explained below with reference to the same figure.

今、図示の如く処理装置2が並列形式のもので
あるとすると、使用時に於いてはコネクタPIN
1,PIN2がインターフエイス線l1〜l11に
より接続されることになり、入力部5に加えられ
る信号dは“0”となる。これに対して、処理装
置2が直列形式のものであるとすると、使用時に
於いてはコネクタSIN1と処理装置2側に設けら
れた直列インターフエイス用のコネクタ(図示せ
ず)とがインターフエイス線により接続されるこ
ととなり、並列インターフエイス用のコネクタ
PIN1,PIN2は接続されないものであるから、
入力部5に加えられる信号dは電源+Vの電圧、
即ち“1”となる。
Now, assuming that the processing device 2 is of a parallel type as shown in the figure, when in use, the connector PIN
1 and PIN2 are connected by the interface lines l1 to l11, and the signal d applied to the input section 5 becomes "0". On the other hand, if the processing device 2 is of a serial type, during use, the connector SIN1 and the serial interface connector (not shown) provided on the processing device 2 side are connected to the interface line. Connector for parallel interface
Since PIN1 and PIN2 are not connected,
The signal d applied to the input section 5 is the voltage of the power supply +V,
In other words, it becomes "1".

マイクロプロセツサ3は第2図にフローチヤー
トに示すように、その処理の流れの中で信号dが
“0”であるか否かを判断しており(ステツプS
1)、信号dが“0”の場合は、使用されている
処理装置2が並列形式のものであると判断して出
力部6に制御信号を加え、その出力信号aを
“1”とする(ステツプS2)。これにより、アン
ドゲートA1〜A8がオン状態、インヒビツトゲ
ートINがオフ状態となり、受光部16で読取つ
たテープ8の穿孔情報が並列データとしてアンド
ゲートA1〜A8、コネクタPIN1,PIN2を介
して処理装置2に加えられることになる。次い
で、マイクロプロセツサ3は入力部5に加えられ
る信号e,f,gの内の信号e,fを有効とし、
信号gを無効とし(ステツプS3)、この後他の
制御ステツプS4に移る。今、例えば信号eがテ
ープ8の送りを指令する起動信号、信号fがテー
プ8の送り停止を指令する停止信号であるとする
と、マイクロプロセツサ3は起動信号eが“1”
となつたことを検出すると出力部6に制御信号を
加え、その出力cを“1”とする。これにより、
励磁回路19がフイードマグネツト12を励磁
し、キヤプスタンローラ10とピンチローラ11
とがテープ8を介して圧接され、テープ8の送り
が行なわれる。また、停止信号eが“1”となつ
たことを検出すると、マイクロプロセツサ3は出
力部6に制御信号を加え、その出力信号bを
“1”とする。これにより、励磁回路18はブレ
ーキマグネツト14を励磁し、ブレーキシユー1
3とブレーキマグネツト14とがテープ8を介し
て圧接し、テープ8の送りが停止される。
As shown in the flowchart of FIG. 2, the microprocessor 3 determines whether the signal d is "0" during its processing flow (step S).
1) If the signal d is "0", it is determined that the processing device 2 used is of a parallel type, and a control signal is applied to the output section 6, making the output signal a "1". (Step S2). As a result, the AND gates A1 to A8 are turned on and the inhibit gate IN is turned off, and the perforation information on the tape 8 read by the light receiving section 16 is processed as parallel data via the AND gates A1 to A8 and the connectors PIN1 and PIN2. It will be added to device 2. Next, the microprocessor 3 validates the signals e, f of the signals e, f, g applied to the input section 5,
The signal g is invalidated (step S3), and the process then proceeds to another control step S4. Now, for example, if signal e is a start signal that instructs to feed the tape 8, and signal f is a stop signal that instructs to stop feeding the tape 8, the microprocessor 3 determines that the start signal e is "1".
When it is detected that this has occurred, a control signal is applied to the output section 6, and the output c is set to "1". This results in
The excitation circuit 19 excites the feed magnet 12, and the capstan roller 10 and the pinch roller 11
are pressed together via the tape 8, and the tape 8 is fed. Further, when detecting that the stop signal e becomes "1", the microprocessor 3 applies a control signal to the output section 6 and sets the output signal b to "1". As a result, the excitation circuit 18 excites the brake magnet 14 and the brake shoe 1
3 and the brake magnet 14 come into pressure contact with each other via the tape 8, and the feeding of the tape 8 is stopped.

また、ステツプS1の判断結果がNOの場合、
即ち並列インターフエイス用のコネクタPIN1,
PIN2が接続されておらず、直列インターフエイ
ス用のコネクタSIN1と処理装置2側に設けられ
ている直列インターフエイス用のコネクタ(図示
せず)とが接続されていると判断した場合は、マ
イクロプロセツサ3は出力部6に制御信号を加
え、その出力信号aを“1”とする(ステツプS
5)。これにより、インヒビツトゲートINがオン
状態、アンドゲートA1〜A8がオフ状態とな
り、受光部16で読取つた並列データが並列直列
変換器17で直列データに変換され、インヒビツ
トゲートIN、コネクタSIN1及び処理装置2と
の間を接続するインターフエイス線(図示せず)
を介して処理装置に加えられる。次いで、マイク
ロプロセツサ3は入力部5に加えられる信号e,
f,gの内の信号e,fを無効、信号gを有効と
し(ステツプS6)、他の制御ステツプS4に移
る。
Also, if the judgment result in step S1 is NO,
That is, connector PIN1 for parallel interface,
If it is determined that PIN2 is not connected and the serial interface connector SIN1 is connected to the serial interface connector (not shown) provided on the processing device 2 side, the microprocessor The setter 3 applies a control signal to the output section 6 and sets the output signal a to "1" (step S
5). As a result, the inhibit gate IN is turned on, the AND gates A1 to A8 are turned off, and the parallel data read by the light receiving section 16 is converted to serial data by the parallel to serial converter 17, and the inhibit gate IN, connectors SIN1 and Interface line (not shown) connecting with the processing device 2
is added to the processing device via. The microprocessor 3 then receives the signals e,
Signals e and f of f and g are made invalid and signal g is made valid (step S6), and the process moves to another control step S4.

即ち、マイクロプロセツサ3は並列インターフ
エイス用のコネクタPIN1,PIN2がインターフ
エイス線l1〜l11により接続されているか否
かによつて並列インターフエイスを使用すべきか
直列インターフエイスを使用するべきかを判断し
(ステツプS1)、その判断結果に基づいて使用す
べきインターフエイスを選択するものである(ス
テツプS2,3,5,6)。
That is, the microprocessor 3 determines whether to use the parallel interface or the serial interface depending on whether the parallel interface connectors PIN1 and PIN2 are connected by the interface lines l1 to l11. (step S1), and selects the interface to be used based on the determination result (steps S2, 3, 5, 6).

発明の効果 以上説明したように、本発明はテープリーダに
設けられた並列インターフエイス用のコネクタと
処理装置側のコネクタとが接続されているか否か
を判断する判断手段(実施例に於いては電源+
V、マイクロプロセツサ3等からなる)と、判断
手段の判断結果に基づいて直列インターフエイス
あるいは並列インターフエイスの内の何れか一方
を選択使用する選択手段(実施例に於いてはアン
ドゲートA1〜A8、インヒビツトゲートIN等
からなる)とを備えたものであり、従来装置のよ
うにオペレータが切換スイツチ操作することによ
り、並列インターフエイスと直列インターフエイ
スとの切換を行なうのではなく、テープリーダと
処理装置の並列インターフエイス用コネクタが接
続されているか否かによつて自動的に直列インタ
ーフエイス、並列インターフエイスの何れを使用
するかを選択するものであるから、使用すべきイ
ンターフエイスを誤りなく選択できる利点があ
る。
Effects of the Invention As explained above, the present invention provides a determination means (in the embodiment) for determining whether or not the parallel interface connector provided in the tape reader is connected to the connector on the processing device side. Power +
V, microprocessor 3, etc.) and selection means (in the embodiment, AND gates A1 to A8, inhibit gate IN, etc.), and instead of switching between the parallel interface and the serial interface by the operator operating a changeover switch like in conventional equipment, the tape reader Since it automatically selects whether to use a serial interface or a parallel interface depending on whether the parallel interface connector of the processing device is connected or not, it is possible to use the wrong interface. The advantage is that you can choose without having to worry about it.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の実施例のブロツク線図、第2
図はマイクロプロセツサ3の処理内容の一例を示
すフローチヤートである。 1はテープリーダ、2は処理装置、3はマイク
ロプロセツサ、4はメモリ、5は入力部、6は出
力部、8はテープ、9はキヤプスタンモータ、1
0はキヤプスタンローラ、11はピンチローラ、
12はフイードマグネツト、13はブレーキシユ
ー、14はブレーキマグネツト、15は発光部、
16は受光部、17は並列直列変換器、18,1
9は励磁回路、A1〜A8はアンドゲート、IN
はインヒビツトゲート、PIN1,PIN2は並列イ
ンターフエイス用のコネクタ、SIN1は直列イン
ターフエイス用のコネクタ、l1〜l11は並列
インターフエイス用のコネクタPIN1,PIN2を
接続するインターフエイス線である。
FIG. 1 is a block diagram of an embodiment of the present invention, and FIG.
The figure is a flowchart showing an example of the processing contents of the microprocessor 3. 1 is a tape reader, 2 is a processing device, 3 is a microprocessor, 4 is a memory, 5 is an input section, 6 is an output section, 8 is a tape, 9 is a capstan motor, 1
0 is the capstan roller, 11 is the pinch roller,
12 is a feed magnet, 13 is a brake shoe, 14 is a brake magnet, 15 is a light emitting part,
16 is a light receiving section, 17 is a parallel-to-serial converter, 18, 1
9 is an excitation circuit, A1 to A8 are AND gates, IN
is an inhibit gate, PIN1 and PIN2 are parallel interface connectors, SIN1 is a serial interface connector, and l1 to l11 are interface lines connecting the parallel interface connectors PIN1 and PIN2.

Claims (1)

【特許請求の範囲】[Claims] 1 読取つたテープの穿孔情報を並列データとし
て処理装置に転送する並列インターフエイスと読
取つたテープの穿孔情報を直列データとして処理
装置に転送する直列インターフエイスとを備えた
テープリーダに於いて、前記並列インターフエイ
ス用のコネクタと前記処理装置とが接続されてい
るか否かを判断する判断手段と、該判断手段の判
断結果に基づいて前記並列インターフエイス或い
は直列インターフエイスの内の何れか一方を選択
使用する選択手段とを備えたことを特徴とするテ
ープリーダ。
1. In a tape reader equipped with a parallel interface that transfers perforation information of a read tape to a processing device as parallel data and a serial interface that transfers perforation information of a read tape to a processing device as serial data, the parallel determining means for determining whether or not an interface connector and the processing device are connected; and selecting and using either the parallel interface or the serial interface based on the determination result of the determining means. A tape reader characterized in that it is equipped with a selection means for selecting.
JP10412384A 1984-05-23 1984-05-23 Tape reader Granted JPS60247790A (en)

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JPS60247790A JPS60247790A (en) 1985-12-07
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