JPS64741B2 - - Google Patents
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- Publication number
- JPS64741B2 JPS64741B2 JP10412384A JP10412384A JPS64741B2 JP S64741 B2 JPS64741 B2 JP S64741B2 JP 10412384 A JP10412384 A JP 10412384A JP 10412384 A JP10412384 A JP 10412384A JP S64741 B2 JPS64741 B2 JP S64741B2
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- Prior art keywords
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- parallel
- tape
- processing device
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K17/00—Methods or arrangements for effecting co-operative working between equipments covered by two or more of main groups G06K1/00 - G06K15/00, e.g. automatic card files incorporating conveying and reading operations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は読取つたデータを並列データとして数
値制御装置等の処理装置に加える並列インターフ
エイスと読取つたデータを直列データとして処理
装置に加える直列インターフエイスとを備えたテ
ープリーダに関するものである。
値制御装置等の処理装置に加える並列インターフ
エイスと読取つたデータを直列データとして処理
装置に加える直列インターフエイスとを備えたテ
ープリーダに関するものである。
従来技術と問題点
数値制御装置等の処理装置に於いてはテープに
記録されているデータをテープリーダにより読取
り、読取つたデータに基づいて種々の処理を行な
うものがある。例えば、数値制御装置の場合はテ
ープリーダで読取つたデータに基づいて、パルス
分配、工具径補正等の処理を行なつている。
記録されているデータをテープリーダにより読取
り、読取つたデータに基づいて種々の処理を行な
うものがある。例えば、数値制御装置の場合はテ
ープリーダで読取つたデータに基づいて、パルス
分配、工具径補正等の処理を行なつている。
ところで、数値制御装置等の処理装置に於いて
はテープリーダから加えられるデータが並列デー
タでなければ処理を行なうことができない並列形
式の処理装置、反対にテープリーダからのデータ
が直列データでなければ処理を行なうことができ
ない直列形式の処理装置がある為、例えば現在使
用している並列形式の処理装置を直列形式の処理
装置に変える場合にはテープリーダも並列形式の
ものから直列形式のものに取替える必要があり、
不経済であつた。
はテープリーダから加えられるデータが並列デー
タでなければ処理を行なうことができない並列形
式の処理装置、反対にテープリーダからのデータ
が直列データでなければ処理を行なうことができ
ない直列形式の処理装置がある為、例えば現在使
用している並列形式の処理装置を直列形式の処理
装置に変える場合にはテープリーダも並列形式の
ものから直列形式のものに取替える必要があり、
不経済であつた。
このような欠点を改善する為に、読取つたデー
タを直列データとして出力する直列インターフエ
イスと読取つたデータを並列データとして出力す
る並列インターフエイスとを備えたテープリーダ
が提案されている。このように、１台のテープリ
ーダに直列インターフエイスと並列インターフエ
イスとを設けるようにすれば、他の形式の処理装
置を使用する場合に於いてもテープリーダを取替
える必要がないものであるから、経済的である。
しかし、上述した従来装置はオペレータが切換ス
イツチを操作することにより、直列インターフエ
イスと並列インターフエイスとの切換を行なうよ
うにしている為、オペレータが切換スイツチの操
作を誤つた場合、処理装置が誤動作し、処理装置
に障害が発生する惧れがあつた。
タを直列データとして出力する直列インターフエ
イスと読取つたデータを並列データとして出力す
る並列インターフエイスとを備えたテープリーダ
が提案されている。このように、１台のテープリ
ーダに直列インターフエイスと並列インターフエ
イスとを設けるようにすれば、他の形式の処理装
置を使用する場合に於いてもテープリーダを取替
える必要がないものであるから、経済的である。
しかし、上述した従来装置はオペレータが切換ス
イツチを操作することにより、直列インターフエ
イスと並列インターフエイスとの切換を行なうよ
うにしている為、オペレータが切換スイツチの操
作を誤つた場合、処理装置が誤動作し、処理装置
に障害が発生する惧れがあつた。
発明の目的
本発明は前述の如き欠点を改善したものであ
り、その目的は使用するインターフエイスを誤り
なく選択できるようにすることにある。以下、実
施例について詳細に説明する。
り、その目的は使用するインターフエイスを誤り
なく選択できるようにすることにある。以下、実
施例について詳細に説明する。
発明の実施例
第１図は本発明の実施例のブロツク線図であ
り、１はテープリーダ、２は数値制御装置等の処
理装置、３はマイクロプロセツサ、４はメモリ、
５は入力部、６は出力部、８はテープ、９はキヤ
プスタンモータ、１０はキヤプスタンローラ、１
１はピンチローラ、１２はフイードマグネツト、
１３はプレーキシユー、１４はブレーキマグネツ
ト、１５は発光部、１６は受光部、１７は並列直
列変換器、１８，１９はそれぞれ出力部６の出力
信号ｂ，ｃが“１”の時ブレーキマグネツト１
４、フイードマグネツト１２を励磁する励磁回
路、Ａ１〜Ａ８はアンドゲート、INはインヒビ
ツトゲート、PIN１，PIN２はそれぞれテープリ
ーダ１側、処理装置２側に設けられた並列インタ
ーフエイス用のコネクタ、SIN１はテープリーダ
１側に設けられた直列インターフエイス用のコネ
クタ、ｌ１〜ｌ１１は並列インターフエイス用の
コネクタPIN１，PIN２を接続するインターフエ
イス線、Ｒは抵抗である。尚図示を省略したがイ
ンターフエイス線ｌ１〜ｌ１１の両端には、コネ
クタPIN１，PIN２が雌コネクタならば雄コネク
タが接続されており、該雄コネクタをコネクタ
PIN１，PIN２に挿入することによりテープリー
ダ１と処理装置２とを接続することができるもの
である。また、第２図はマイクロプロセツサ３の
処理内容の一例を示すフローチヤートであり、以
下同図を参照して第１図の動作を説明する。
り、１はテープリーダ、２は数値制御装置等の処
理装置、３はマイクロプロセツサ、４はメモリ、
５は入力部、６は出力部、８はテープ、９はキヤ
プスタンモータ、１０はキヤプスタンローラ、１
１はピンチローラ、１２はフイードマグネツト、
１３はプレーキシユー、１４はブレーキマグネツ
ト、１５は発光部、１６は受光部、１７は並列直
列変換器、１８，１９はそれぞれ出力部６の出力
信号ｂ，ｃが“１”の時ブレーキマグネツト１
４、フイードマグネツト１２を励磁する励磁回
路、Ａ１〜Ａ８はアンドゲート、INはインヒビ
ツトゲート、PIN１，PIN２はそれぞれテープリ
ーダ１側、処理装置２側に設けられた並列インタ
ーフエイス用のコネクタ、SIN１はテープリーダ
１側に設けられた直列インターフエイス用のコネ
クタ、ｌ１〜ｌ１１は並列インターフエイス用の
コネクタPIN１，PIN２を接続するインターフエ
イス線、Ｒは抵抗である。尚図示を省略したがイ
ンターフエイス線ｌ１〜ｌ１１の両端には、コネ
クタPIN１，PIN２が雌コネクタならば雄コネク
タが接続されており、該雄コネクタをコネクタ
PIN１，PIN２に挿入することによりテープリー
ダ１と処理装置２とを接続することができるもの
である。また、第２図はマイクロプロセツサ３の
処理内容の一例を示すフローチヤートであり、以
下同図を参照して第１図の動作を説明する。
今、図示の如く処理装置２が並列形式のもので
あるとすると、使用時に於いてはコネクタPIN
１，PIN２がインターフエイス線ｌ１〜ｌ１１に
より接続されることになり、入力部５に加えられ
る信号ｄは“０”となる。これに対して、処理装
置２が直列形式のものであるとすると、使用時に
於いてはコネクタSIN１と処理装置２側に設けら
れた直列インターフエイス用のコネクタ（図示せ
ず）とがインターフエイス線により接続されるこ
ととなり、並列インターフエイス用のコネクタ
PIN１，PIN２は接続されないものであるから、
入力部５に加えられる信号ｄは電源＋Ｖの電圧、
即ち“１”となる。
あるとすると、使用時に於いてはコネクタPIN
１，PIN２がインターフエイス線ｌ１〜ｌ１１に
より接続されることになり、入力部５に加えられ
る信号ｄは“０”となる。これに対して、処理装
置２が直列形式のものであるとすると、使用時に
於いてはコネクタSIN１と処理装置２側に設けら
れた直列インターフエイス用のコネクタ（図示せ
ず）とがインターフエイス線により接続されるこ
ととなり、並列インターフエイス用のコネクタ
PIN１，PIN２は接続されないものであるから、
入力部５に加えられる信号ｄは電源＋Ｖの電圧、
即ち“１”となる。
マイクロプロセツサ３は第２図にフローチヤー
トに示すように、その処理の流れの中で信号ｄが
“０”であるか否かを判断しており（ステツプＳ
１）、信号ｄが“０”の場合は、使用されている
処理装置２が並列形式のものであると判断して出
力部６に制御信号を加え、その出力信号ａを
“１”とする（ステツプＳ２）。これにより、アン
ドゲートＡ１〜Ａ８がオン状態、インヒビツトゲ
ートINがオフ状態となり、受光部１６で読取つ
たテープ８の穿孔情報が並列データとしてアンド
ゲートＡ１〜Ａ８、コネクタPIN１，PIN２を介
して処理装置２に加えられることになる。次い
で、マイクロプロセツサ３は入力部５に加えられ
る信号ｅ，ｆ，ｇの内の信号ｅ，ｆを有効とし、
信号ｇを無効とし（ステツプＳ３）、この後他の
制御ステツプＳ４に移る。今、例えば信号ｅがテ
ープ８の送りを指令する起動信号、信号ｆがテー
プ８の送り停止を指令する停止信号であるとする
と、マイクロプロセツサ３は起動信号ｅが“１”
となつたことを検出すると出力部６に制御信号を
加え、その出力ｃを“１”とする。これにより、
励磁回路１９がフイードマグネツト１２を励磁
し、キヤプスタンローラ１０とピンチローラ１１
とがテープ８を介して圧接され、テープ８の送り
が行なわれる。また、停止信号ｅが“１”となつ
たことを検出すると、マイクロプロセツサ３は出
力部６に制御信号を加え、その出力信号ｂを
“１”とする。これにより、励磁回路１８はブレ
ーキマグネツト１４を励磁し、ブレーキシユー１
３とブレーキマグネツト１４とがテープ８を介し
て圧接し、テープ８の送りが停止される。
トに示すように、その処理の流れの中で信号ｄが
“０”であるか否かを判断しており（ステツプＳ
１）、信号ｄが“０”の場合は、使用されている
処理装置２が並列形式のものであると判断して出
力部６に制御信号を加え、その出力信号ａを
“１”とする（ステツプＳ２）。これにより、アン
ドゲートＡ１〜Ａ８がオン状態、インヒビツトゲ
ートINがオフ状態となり、受光部１６で読取つ
たテープ８の穿孔情報が並列データとしてアンド
ゲートＡ１〜Ａ８、コネクタPIN１，PIN２を介
して処理装置２に加えられることになる。次い
で、マイクロプロセツサ３は入力部５に加えられ
る信号ｅ，ｆ，ｇの内の信号ｅ，ｆを有効とし、
信号ｇを無効とし（ステツプＳ３）、この後他の
制御ステツプＳ４に移る。今、例えば信号ｅがテ
ープ８の送りを指令する起動信号、信号ｆがテー
プ８の送り停止を指令する停止信号であるとする
と、マイクロプロセツサ３は起動信号ｅが“１”
となつたことを検出すると出力部６に制御信号を
加え、その出力ｃを“１”とする。これにより、
励磁回路１９がフイードマグネツト１２を励磁
し、キヤプスタンローラ１０とピンチローラ１１
とがテープ８を介して圧接され、テープ８の送り
が行なわれる。また、停止信号ｅが“１”となつ
たことを検出すると、マイクロプロセツサ３は出
力部６に制御信号を加え、その出力信号ｂを
“１”とする。これにより、励磁回路１８はブレ
ーキマグネツト１４を励磁し、ブレーキシユー１
３とブレーキマグネツト１４とがテープ８を介し
て圧接し、テープ８の送りが停止される。
また、ステツプＳ１の判断結果がNOの場合、
即ち並列インターフエイス用のコネクタPIN１，
PIN２が接続されておらず、直列インターフエイ
ス用のコネクタSIN１と処理装置２側に設けられ
ている直列インターフエイス用のコネクタ（図示
せず）とが接続されていると判断した場合は、マ
イクロプロセツサ３は出力部６に制御信号を加
え、その出力信号ａを“１”とする（ステツプＳ
５）。これにより、インヒビツトゲートINがオン
状態、アンドゲートＡ１〜Ａ８がオフ状態とな
り、受光部１６で読取つた並列データが並列直列
変換器１７で直列データに変換され、インヒビツ
トゲートIN、コネクタSIN１及び処理装置２と
の間を接続するインターフエイス線（図示せず）
を介して処理装置に加えられる。次いで、マイク
ロプロセツサ３は入力部５に加えられる信号ｅ，
ｆ，ｇの内の信号ｅ，ｆを無効、信号ｇを有効と
し（ステツプＳ６）、他の制御ステツプＳ４に移
る。
即ち並列インターフエイス用のコネクタPIN１，
PIN２が接続されておらず、直列インターフエイ
ス用のコネクタSIN１と処理装置２側に設けられ
ている直列インターフエイス用のコネクタ（図示
せず）とが接続されていると判断した場合は、マ
イクロプロセツサ３は出力部６に制御信号を加
え、その出力信号ａを“１”とする（ステツプＳ
５）。これにより、インヒビツトゲートINがオン
状態、アンドゲートＡ１〜Ａ８がオフ状態とな
り、受光部１６で読取つた並列データが並列直列
変換器１７で直列データに変換され、インヒビツ
トゲートIN、コネクタSIN１及び処理装置２と
の間を接続するインターフエイス線（図示せず）
を介して処理装置に加えられる。次いで、マイク
ロプロセツサ３は入力部５に加えられる信号ｅ，
ｆ，ｇの内の信号ｅ，ｆを無効、信号ｇを有効と
し（ステツプＳ６）、他の制御ステツプＳ４に移
る。
即ち、マイクロプロセツサ３は並列インターフ
エイス用のコネクタPIN１，PIN２がインターフ
エイス線ｌ１〜ｌ１１により接続されているか否
かによつて並列インターフエイスを使用すべきか
直列インターフエイスを使用するべきかを判断し
（ステツプＳ１）、その判断結果に基づいて使用す
べきインターフエイスを選択するものである（ス
テツプＳ２，３，５，６）。
エイス用のコネクタPIN１，PIN２がインターフ
エイス線ｌ１〜ｌ１１により接続されているか否
かによつて並列インターフエイスを使用すべきか
直列インターフエイスを使用するべきかを判断し
（ステツプＳ１）、その判断結果に基づいて使用す
べきインターフエイスを選択するものである（ス
テツプＳ２，３，５，６）。
発明の効果
以上説明したように、本発明はテープリーダに
設けられた並列インターフエイス用のコネクタと
処理装置側のコネクタとが接続されているか否か
を判断する判断手段（実施例に於いては電源＋
Ｖ、マイクロプロセツサ３等からなる）と、判断
手段の判断結果に基づいて直列インターフエイス
あるいは並列インターフエイスの内の何れか一方
を選択使用する選択手段（実施例に於いてはアン
ドゲートＡ１〜Ａ８、インヒビツトゲートIN等
からなる）とを備えたものであり、従来装置のよ
うにオペレータが切換スイツチ操作することによ
り、並列インターフエイスと直列インターフエイ
スとの切換を行なうのではなく、テープリーダと
処理装置の並列インターフエイス用コネクタが接
続されているか否かによつて自動的に直列インタ
ーフエイス、並列インターフエイスの何れを使用
するかを選択するものであるから、使用すべきイ
ンターフエイスを誤りなく選択できる利点があ
る。
設けられた並列インターフエイス用のコネクタと
処理装置側のコネクタとが接続されているか否か
を判断する判断手段（実施例に於いては電源＋
Ｖ、マイクロプロセツサ３等からなる）と、判断
手段の判断結果に基づいて直列インターフエイス
あるいは並列インターフエイスの内の何れか一方
を選択使用する選択手段（実施例に於いてはアン
ドゲートＡ１〜Ａ８、インヒビツトゲートIN等
からなる）とを備えたものであり、従来装置のよ
うにオペレータが切換スイツチ操作することによ
り、並列インターフエイスと直列インターフエイ
スとの切換を行なうのではなく、テープリーダと
処理装置の並列インターフエイス用コネクタが接
続されているか否かによつて自動的に直列インタ
ーフエイス、並列インターフエイスの何れを使用
するかを選択するものであるから、使用すべきイ
ンターフエイスを誤りなく選択できる利点があ
る。
第１図は本発明の実施例のブロツク線図、第２
図はマイクロプロセツサ３の処理内容の一例を示
すフローチヤートである。 １はテープリーダ、２は処理装置、３はマイク
ロプロセツサ、４はメモリ、５は入力部、６は出
力部、８はテープ、９はキヤプスタンモータ、１
０はキヤプスタンローラ、１１はピンチローラ、
１２はフイードマグネツト、１３はブレーキシユ
ー、１４はブレーキマグネツト、１５は発光部、
１６は受光部、１７は並列直列変換器、１８，１
９は励磁回路、Ａ１〜Ａ８はアンドゲート、IN
はインヒビツトゲート、PIN１，PIN２は並列イ
ンターフエイス用のコネクタ、SIN１は直列イン
ターフエイス用のコネクタ、ｌ１〜ｌ１１は並列
インターフエイス用のコネクタPIN１，PIN２を
接続するインターフエイス線である。
図はマイクロプロセツサ３の処理内容の一例を示
すフローチヤートである。 １はテープリーダ、２は処理装置、３はマイク
ロプロセツサ、４はメモリ、５は入力部、６は出
力部、８はテープ、９はキヤプスタンモータ、１
０はキヤプスタンローラ、１１はピンチローラ、
１２はフイードマグネツト、１３はブレーキシユ
ー、１４はブレーキマグネツト、１５は発光部、
１６は受光部、１７は並列直列変換器、１８，１
９は励磁回路、Ａ１〜Ａ８はアンドゲート、IN
はインヒビツトゲート、PIN１，PIN２は並列イ
ンターフエイス用のコネクタ、SIN１は直列イン
ターフエイス用のコネクタ、ｌ１〜ｌ１１は並列
インターフエイス用のコネクタPIN１，PIN２を
接続するインターフエイス線である。
Claims (1)
- １ 読取つたテープの穿孔情報を並列データとし
て処理装置に転送する並列インターフエイスと読
取つたテープの穿孔情報を直列データとして処理
装置に転送する直列インターフエイスとを備えた
テープリーダに於いて、前記並列インターフエイ
ス用のコネクタと前記処理装置とが接続されてい
るか否かを判断する判断手段と、該判断手段の判
断結果に基づいて前記並列インターフエイス或い
は直列インターフエイスの内の何れか一方を選択
使用する選択手段とを備えたことを特徴とするテ
ープリーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10412384A JPS60247790A (ja) | 1984-05-23 | 1984-05-23 | テ−プリ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10412384A JPS60247790A (ja) | 1984-05-23 | 1984-05-23 | テ−プリ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247790A JPS60247790A (ja) | 1985-12-07 |
| JPS64741B2 true JPS64741B2 (ja) | 1989-01-09 |
Family
ID=14372345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10412384A Granted JPS60247790A (ja) | 1984-05-23 | 1984-05-23 | テ−プリ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247790A (ja) |
-
1984
- 1984-05-23 JP JP10412384A patent/JPS60247790A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247790A (ja) | 1985-12-07 |
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