JPS647488B2 - - Google Patents

Info

Publication number
JPS647488B2
JPS647488B2 JP56164353A JP16435381A JPS647488B2 JP S647488 B2 JPS647488 B2 JP S647488B2 JP 56164353 A JP56164353 A JP 56164353A JP 16435381 A JP16435381 A JP 16435381A JP S647488 B2 JPS647488 B2 JP S647488B2
Authority
JP
Japan
Prior art keywords
layer
silicon
polysilicon
film
polycrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56164353A
Other languages
English (en)
Other versions
JPS5796518A (en
Inventor
Yangu Do Ben
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5796518A publication Critical patent/JPS5796518A/ja
Publication of JPS647488B2 publication Critical patent/JPS647488B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3204—Materials thereof being Group IVA semiconducting materials
    • H10P14/3211—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3451—Structure
    • H10P14/3452—Microstructure
    • H10P14/3456—Polycrystalline
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
    • H10W20/065—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by making at least a portion of the conductive part non-conductive, e.g. by oxidation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/003—Anneal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/026—Deposition thru hole in mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/123—Polycrystalline diffuse anneal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/164—Three dimensional processing

Landscapes

  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】 本発明の技術分野 本発明は半導体装置の製造に関し、具体的には
集積回路の如き半導体装置の製造中に多結晶シリ
コン（ポリシリコン）の膜又は層を形成すること
に関する。
背景の技術 多結晶シリコン（ポリシリコン）は多くのシリ
コン装置に応用されるべく注目をあびている。ポ
リシリコンの典型的応用例は次のような米国特許
及び文献に記載されている。
第3370980号 第3519901号 第3811076号 第3841926号 第3900345号 第4123300号 「高濃度でリンをインプラントされた多結晶シ
リコンのグレイン生長メカニズム」（Grain
Growth Mechanism of Heavily Phosphorus−
Implanted Polycrystalline Silicon，pp.1499−
1504，j.Electrochem.Soc.：Solid State
Technology，Vol.125，No.９，September1978） 「液体酸素におけるリンでドープされた多結晶
シリコンの熱酸化」（Thermal Oxidation of
Phosphorus−Doped Polycrystalline Silicon in
Wet Oxygen，pp.892−97，J.Electrochem.
Soc.：Solid−State Science and Technology，
Vol.125，No.６，June1978） 「２つのポリシリコン層を有するFET集積回
路」（FET Integrated Circuit Having Two
Polysilicon Layers，pp.3022−23，IBM−
TDB，Vol.15，No.10，March1973） 「シリコン膜上で生長したSiO2の漏出減少」
（Reduction of Leakage in SiO2 Grown on
Silicon Films，p.1615，IBM−TDB，Vol.18，
No.５，October1975） 「ポリシリコン膜破損メカニズムを避ける方
法」（Method to Avoid the Polysilicon Film
Tearing Mechanism，p.4961，IBM−TDB，
Vol.20，No.11B，April1978） ポリシリコン膜は半導体製造技術において益々
重要性を増しつつある。特に、多くのMOS集積
回路の製造に用いられるシリコン・ゲート技術に
おいてそうである。この技術において、CCD及
びランダム・アクセス・メモリのためのダブル又
は高レベルのポリシリコン装置のために、二酸化
シリコン膜が中間絶縁物として生成される。他の
関連した応用例は、「ポリシリコン・ビツト線を
有するダブル・ポリシリコン・ダイナミツク・メ
モリ・セル」（Double Polysilicon Dynamic
Memory Cell With Polysilicon Bit Line
pp.3828−31，IBM−TDB，Vol.21，No.９，
February1979）に記載される。しかし、この技
術はひび割れによるポリシリコン層間の短絡問題
に槽遇し（ダブルポリシリコン処理において）、
これは製造された半導体装置の歩どまりを低下さ
せる大きな原因の１つである。最近まで、ポリシ
リコン・ゲート上に生長するシリコン酸化物の品
質が、半導体装置の信頼性を支配すると考えられ
てきた。
従来の方法で形成されたポリシリコン層中にひ
び割れや空間が生じる理由は、後での熱処理（拡
散、酸化、焼鈍など）でポリシリコンの結晶化が
促進され、その結果、原子間距離が短くなつて結
晶構造が収縮するからである。半導体装置の歩ど
まりを上げるためには、このようなひび割れや空
間が生じないポリシリコン層を形成する必要があ
る。
従つて本発明の目的は、中にひび割れや空間が
生じない安定な構造を持つたポリシリコン層の形
成方法を提供することにある。
本発明の概要 本発明はシリコン基板の絶縁被膜上に３工程で
多結晶（ポリ）シリコン層を形成することを特徴
としている。従来は１回の工程で多結晶シリコン
層を所望の厚さまで連続的に生長させていたた
め、前述のような問題が生じていた。
本発明によれば、まず最初の工程で絶縁被膜上
に1000Åよりも薄い厚さのアモルフアス・シリコ
ン層が形成される。厚さを制限する理由は、次の
焼鈍で安定な結晶構造を得るためである。次の工
程では、焼鈍によりアモスフアス・シリコン層が
安定な等軸グレイン構造を持つた多結晶シード
（種）層へ変換される。最初の工程では、横方向
のグレイン生長を抑えるのに十分低い温度でシリ
コン付着を行なうことによつて多結晶シード層の
結晶グレインが所望の厚さまでエピタキシヤル的
に拡大される。
本発明の方法においても、焼鈍によつてアモル
フアス・シリコンを多結晶化する際に構造収縮の
ためひび割れが生じる可能性があるが、もし生じ
たとしても、最後の拡大工程でそのようなひび割
れは充填され、最終生成物は欠陥のないものにな
る。
実施例の説明 第１図はダブル及び高レベル・ポリシリコン技
術により形成された層状構造を示す。
上記の構造は単結晶シリコン基板１を含み、基
板１は、通常、絶縁層（ゲートSiO2）２を形成
するため酸化される。ここで理解すべきは、図面
において、シリコン基板１はドーピングされてお
らず、不純物の型及び濃度を決定する異つた導電
性の領域又はポケツトを有していないように示さ
れているが、通常、本発明の実施に当つては、シ
リコン基板１は集積回路装置に一般的であるその
ような領域を有し、能動及びＢ受動装置とともに
それらを相互に絶縁する手段を含むものである。
絶縁層２の上には、多結晶シリコン層（ポリシ
リコン・フイールド・シールド・ポリ）３があ
り、これはドーピングされていてもいなくてもよ
い。これまで、ポリシリコン層を堆積する通常の
方法は、600〜650℃（概ね620℃近傍）の温度で、
必要な厚さ（例えば約2000〜600オングストロー
ム）へシランを分解する（元の場所又はポスト・
デポジシヨン・ドーピングにより所望の導電性
へ）ことにより行われた。LSI／VLSIのための
シリコン・ゲート及びダブル・ポリシリコン処理
で通常使用される580℃〜650℃の温度でシランを
分解することにより、酸化物で覆われたシリコン
基板上に堆積されたシリコンは、擬似結晶構造を
有する。擬似結晶構造は、シリコン原子が正規の
シリコン結晶格子の周期性を有しないことを意味
する、シリコン原子は整つておらず、その原子間
距離は、通常のシリコン結晶格子パラメータより
も大きい。第３Ａ図及び第３Ｂ図に示される写真
は、それぞれ600℃及び650℃で10秒間シリコンを
堆積させた場合の不整構造を示している。シリコ
ン構造は特徴を有しておらず、本質的に無定形で
ある。第３Ｃ図及び第３Ｄ図に示されるように、
それぞれ700℃及び800℃で10秒間シリコンを堆積
させたものも、殆んど結晶構造を有していない。
第３Ｅ図は900℃で10秒間シリコンを堆積させた
ものであるが、ほんの１部分だけが結晶化してい
る。擬似結晶シリコンは高い内部応力を有してい
る。続いて行われる熱処理、例えば拡散、酸化及
び／又は焼鈍しにおいて、シリコン原子は乱雑な
状態からそれぞれの原子核の周囲の整列した格子
位置へ転じる。結晶シリコンの原子間距離は擬似
結晶シリコンより短いから、結晶化は構造上の収
縮をもたらす。その結果、微小なひびや空間がシ
リコン膜中に生じる。続く処理（例えば金属化）
の間に生じる欠損は、大部分この微小なひびや空
間が原因である。
次いで、SiO2の絶縁層（CVD酸化物）４が、
例えば不活性キヤリヤ・ガス中に酸素を存在させ
た酸化環境でシランを熱分解（CVD）させるこ
とによつて、多結晶シリコン層３上に堆積され
る。絶縁層４の厚さは処理要件によつて異なる
が、例として約2000〜8000オングストロームとし
ておく。これまで説明したことは、単一レベル・
ポリシリコン装置を形成する典型的な処理シーケ
ンスである。
ダブル及び高レベル・ポリシリコン装置の製造
においては、ポリシリコンの第２層（ポリ）５
（例として約2000〜6000オングストロームの厚さ）
が絶縁層４の上に堆積される。第２層５は、通
常、例えばリンなどでドーピングされている。
第１図に示されるように、二酸化シリコンの第
３層（CVD酸化物）６が熱分解堆積法を用い
て第２層の上に堆積される。第３層６の厚さは、
例えば約4000〜12000オングストロームである。
ポリシリコン膜中に生じた微小なひび及び空間
の存在は第２Ａ図乃至第２Ｃ図に示されている。
これらのひび及び空間は必ずしも欠損物を生じな
い。しかし、ひび及び／又は空間７の存在は、そ
の下にある絶縁層４を露出する。第２層のドーピ
ング中（例えばPOCl3による拡散）、露出酸化物
１０（ひび及び／又は空間の下にある）はリン−
ケイ酸塩ガラス（PSG）へ変換される。接点窓
（又はバイアス）１１をあけるための続くエツチ
ングにおいて（例えば緩衝フツ化水素酸、BHF
による）、露出酸化物１０も食刻され、ひび及
び／又は空間７は絶縁層４の中へ拡大されてトン
ネル（又はギヤツプ）１２となる。金属化の過程
で（例えばレジスト１４を用いる通常の写真平板
法により接点１３を形成するため）、トンネル１
２は金属で充填されて接点１３の短絡路を形成す
る。
これまで説明したように、第２層５に存在する
ひび及び／又は空間７は、第２層５から多結晶シ
リコン層３への短絡路を形成する。本発明に従つ
て、ポリシリコン膜（又は層）の核形成及び生長
を適当に制御することによつて、ひび及び／又は
空間を殆んど除去することができる。第４Ａ図か
ら第４Ｃ図を参照して概設すると、本発明に従つ
てひび／又は空間の無いポリシリコン膜（層）を
生長させる方法は、制御された条件下で適合性の
ある支持基板上に別個のアモルフアス・シリコン
層又は膜を形成し、これを焼鈍して多結晶シリコ
ン層２１Ａとし、続いて多結晶シリコン層２１Ａ
の結晶粒を所望の厚さへエピタキシヤル的に拡張
して（第４Ｃ図の２２）、所望のポリシリコン層
２３を得るものである。
更に、具体的には、本発明はCCD及びランダ
ム・アクセス・メモリの製造に関連して説明され
る。CCD及びランダム・アクセス・メモリの部
分は第２Ａ図乃至第２Ｃ図に示されている。更
に、本発明は、絶縁層４、多結晶シリコン層３、
絶縁層２、及びシリコン基板１（Ｐ型とする）を
含む中間構造物に関して説明される。この中間構
造物において、絶縁層２は約500オングストロー
ムの厚さとし、多結晶シリコン層３は約2500〜
4000オングストロームの厚さとする。
本発明に従う連続過程中、約1000Åより小さい
厚さ（約300〜500Åが望ましい）を有する薄い連
続的なアモルフアス・シリコン膜２１（第４Ａ
図）が、約550℃〜600℃の温度で（約580゜〜600
℃が望ましい）絶縁層４の上に化学的蒸着法によ
り付着される。600℃で付着されたこの最初のア
モルフアス・シリコン構造は、第３Ａ図の透過型
電子顕微鏡写真（TEM）に示される。比較のた
め、他のTEMが650℃（第３Ｂ図及び第３Ｆ図）、
700℃（第３Ｃ図）、800℃（第３Ｄ図）、及び900
℃（第３Ｅ図）におけるCVD付着シリコン
（SiO2上、絶縁層４）について示され、それぞれ
の温度における付着膜の相異を示している。
次に、上記構造物（例えば、第１図の第２層５
までの構成に相当する）が約780℃〜800℃の温度
で（800℃の上限が望ましい）焼鈍され（通常、
付着室の元の位置で）、アモルフアス・シリコン
が微細等軸結晶シリコン（例えば第４Ｂ図の多結
晶シリコン層２１）へ変換される。結晶化された
シリコン粒は、通常、アモルフアス膜の厚さに等
しい大きさを有する。即ち、それは500Å厚の膜
については500Åの粒度であり、300Å厚の膜につ
いては300Åの粒度である。結晶化に必要な加熱
時間は約20〜40分である。等軸グレイン構造と
は、グレインが安定状態にあり、それ以上加熱し
てもグレイン構造にほとんど変化を生じない構造
を意味する。結晶化シリコン層は、続く付着過程
でシード（seed）層として使用される。
ここで注意すべきは、最初のアモルフアス・シ
リコン膜の結晶過程で、結晶シリコンの原子間距
離が、通常、アモルフアス・シリコンのそれより
小さいため、ひび及び／又は空間が生じる可能性
があることである。しかし、これらのひび及び／
又は空間は、続く膜の生長の過程で充填されるこ
とになる。
次の過程で、温度が約680℃〜700℃へ下げられ
（700℃が望ましい）、シリコンのCVD付着が微細
グレインの多結晶シード層（第４Ｂ図の多結晶シ
リコン層２１Ａ）の上で再開され、膜２２（第４
Ｃ図）が形成される。膜２２は例えば約3000〜
6000Åの厚さであり、集積回路に望まれるポリシ
リコン層２３（第４Ｃ図）が形成される。ポリシ
リコン層２３は第１図及び第２Ａ図乃至第２Ｃ図
の第２層５である。
付着温度は、多結晶シリコン層２１Ａを垂直方
向でエピタキシヤル状に拡大させるために十分高
いが、横方向のグレイン生長をさせるほど十分で
はない温度でなければならない。
上述した如く、垂直方向のグレイン生長は、多
結晶シリコン・シード層グレイン構造体のエピタ
キシヤル状拡大であるが、横方向においては、そ
れは隣接したグレイン生長を妨げ、従つて多くの
エネルギーを必要とする。
本発明に従つて生長したポリシリコン層２３
は、微細なグレインを有し、殆んどひび及び／又
は空間を含まない。この微細グレイン構造が望ま
しい理由は、膜の凹凸が少なくなり、これは例え
ば多結晶シリコン層３と第２層５との間における
ように、多結晶と多結晶との間の破壊電圧の低下
を少なくするからである。膜にひび／又は空間が
生じない理由は、生長した膜は安定した等軸グレ
イン構造を有し、これは膜が仮に1000℃へ加熱さ
れたとしてもその構造的変化を妨げるからであ
る。ここで注意すべきは、第４Ａ図のアモルフア
ス・シリコン膜２１のために使用される800℃の
結晶化温度は、約650℃の最小必要結晶化（焼鈍）
温度よりはるかに高いことである。実施例におけ
る目的は、膜の構造を安定した等軸グレイン構造
へ変えることであり、その場合結晶化したグレイ
ンは後のシリコン付着過程でシードとして作用す
るものである。
更に注意すべきは、第２又は最終的CVDシリ
コン付着（例えば、第４Ｃ図の膜２２）の時、温
度が680℃〜700℃へ低下されることである。この
温度は、同様に、最小ポリシリコン付着温度より
も高い。680℃〜700℃における付着は、生長した
グレインの内部応力を十分に低下させ、従つて続
く加熱過程で、ほとんどグレイン生長が生じない
ようにする。他方、上記付着温度は、付着により
シード構造体を垂直方向に拡大し、これに対して
横方向には殆んど拡大せず、従つて付着過程で横
方向のグレイン生長を制限するのに十分低い温度
である。
【図面の簡単な説明】
第１図はダブル及び／又は高レベル・ポリシリ
コン技術によつて製造された装置の層状部分を示
す断面図、第２Ａ図、第２Ｂ図、第２Ｃ図は堆積
されたポリシリコン構造体に存在する微小なひび
及び／又は空間から生じる欠損の生成を示す断面
図、第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、
第３Ｅ図、第３Ｆ図は種々の温度で堆積された非
単結晶シリコン層の透過型電子顕敏鏡写真、第４
Ａ図、第４Ｂ図、第４Ｃ図は本発明の新規な多結
晶層の生成を示す断面図である。 １……シリコン基板、２……絶縁層、３……多
結晶シリコン層、４……絶縁層、５……第２層、
６……第３層、７……ひび及び／又は空間、１０
……露出酸化物、１１……接点窓、１２……トン
ネル、１３……接点、１４……レジスト、１５…
…短絡路、２１……アモルフアス・シリコン膜、
２１Ａ……多結晶シリコン層、２２……膜、２３
……ポリシリコン層。

Claims (1)

  1. 【特許請求の範囲】 １ シリコン基板の絶縁被膜上に多結晶シリコン
    層を形成する方法であつて、 (イ) 上記絶縁被膜上に1000Åよりも薄い厚さのア
    モルフアス・シリコン層を形成し、 (ロ) その結果生じた構造体を焼鈍して上記アモル
    フアス・シリコン層を安定な等軸グレイン構造
    を持つた多結晶シード層へ変換し、 (ハ) 約680℃〜700℃でシリコン付着を行なうこと
    により上記多結晶シード層の結晶グレインを所
    望の厚さまでエピタキシヤル的に拡大する、 ことを特徴とする多結晶シリコン層の形成方法。
JP56164353A 1980-11-03 1981-10-16 Method of forming polycrystalline silicon layer Granted JPS5796518A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/203,039 US4358326A (en) 1980-11-03 1980-11-03 Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing

Publications (2)

Publication Number Publication Date
JPS5796518A JPS5796518A (en) 1982-06-15
JPS647488B2 true JPS647488B2 (ja) 1989-02-09

Family

ID=22752213

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56164353A Granted JPS5796518A (en) 1980-11-03 1981-10-16 Method of forming polycrystalline silicon layer

Country Status (4)

Country Link
US (1) US4358326A (ja)
EP (1) EP0051249B1 (ja)
JP (1) JPS5796518A (ja)
DE (1) DE3176714D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294457A (ja) * 2004-03-31 2005-10-20 Tokyo Electron Ltd 成膜方法及び成膜装置

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2081018B (en) * 1980-07-31 1985-06-26 Suwa Seikosha Kk Active matrix assembly for display device
US4483726A (en) * 1981-06-30 1984-11-20 International Business Machines Corporation Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area
JPS58194799A (ja) * 1982-05-07 1983-11-12 Hitachi Ltd 単結晶シリコンの製造方法
GB2131407B (en) * 1982-11-12 1987-02-04 Rca Corp Method of formation of silicon dioxide layer
GB2130009B (en) * 1982-11-12 1986-04-03 Rca Corp Polycrystalline silicon layers for semiconductor devices
US4592799A (en) * 1983-05-09 1986-06-03 Sony Corporation Method of recrystallizing a polycrystalline, amorphous or small grain material
JPS60202952A (ja) * 1984-03-28 1985-10-14 Fujitsu Ltd 半導体装置の製造方法
US4588447A (en) * 1984-06-25 1986-05-13 Rockwell International Corporation Method of eliminating p-type electrical activity and increasing channel mobility of Si-implanted and recrystallized SOS films
CA1239706A (en) * 1984-11-26 1988-07-26 Hisao Hayashi Method of forming a thin semiconductor film
US4597160A (en) * 1985-08-09 1986-07-01 Rca Corporation Method of fabricating a polysilicon transistor with a high carrier mobility
US4677250A (en) * 1985-10-30 1987-06-30 Astrosystems, Inc. Fault tolerant thin-film photovoltaic cell
JPS6310573A (ja) * 1986-07-02 1988-01-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4912540A (en) * 1986-12-17 1990-03-27 Advanced Micro Devices, Inc. Reduced area butting contact structure
US4760036A (en) * 1987-06-15 1988-07-26 Delco Electronics Corporation Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
JPS6448411A (en) * 1987-08-18 1989-02-22 Fujitsu Ltd Forming method of polysilicon layer
JPH0644633B2 (ja) * 1987-11-14 1994-06-08 山形日本電気株式会社 浮遊ゲート型不揮発性メモリの製造方法
US4897150A (en) * 1988-06-29 1990-01-30 Lasa Industries, Inc. Method of direct write desposition of a conductor on a semiconductor
US5180690A (en) * 1988-12-14 1993-01-19 Energy Conversion Devices, Inc. Method of forming a layer of doped crystalline semiconductor alloy material
NL9000324A (nl) * 1990-02-12 1991-09-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
US5169806A (en) * 1990-09-26 1992-12-08 Xerox Corporation Method of making amorphous deposited polycrystalline silicon thermal ink jet transducers
US5365875A (en) * 1991-03-25 1994-11-22 Fuji Xerox Co., Ltd. Semiconductor element manufacturing method
US5192708A (en) * 1991-04-29 1993-03-09 International Business Machines Corporation Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization
JP2508948B2 (ja) * 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
JP2855919B2 (ja) * 1991-10-24 1999-02-10 日本電気株式会社 半導体装置およびその製造方法
JP3197036B2 (ja) * 1991-11-14 2001-08-13 鐘淵化学工業株式会社 結晶質シリコン薄膜の形成方法
JPH05234900A (ja) * 1992-02-19 1993-09-10 Nec Corp 半導体装置の製造方法
KR950010859B1 (ko) * 1992-09-29 1995-09-25 현대전자산업주식회사 박막 트랜지스터의 채널폴리 제조방법
US5444302A (en) * 1992-12-25 1995-08-22 Hitachi, Ltd. Semiconductor device including multi-layer conductive thin film of polycrystalline material
US5326722A (en) * 1993-01-15 1994-07-05 United Microelectronics Corporation Polysilicon contact
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
JP3124473B2 (ja) * 1994-08-19 2001-01-15 セイコーインスツルメンツ株式会社 半導体装置とその製造方法
US5893949A (en) * 1995-12-26 1999-04-13 Xerox Corporation Solid phase epitaxial crystallization of amorphous silicon films on insulating substrates
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5843811A (en) * 1996-04-10 1998-12-01 University Of Florida Method of fabricating a crystalline thin film on an amorphous substrate
US5773329A (en) * 1996-07-24 1998-06-30 International Business Machines Corporation Polysilicon grown by pulsed rapid thermal annealing
GB2322733A (en) * 1997-02-27 1998-09-02 Nec Corp Polysilicon electrodes for DRAM cells
US5879975A (en) * 1997-09-05 1999-03-09 Advanced Micro Devices, Inc. Heat treating nitrogen implanted gate electrode layer for improved gate electrode etch profile
JP2000111952A (ja) * 1998-10-07 2000-04-21 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
US6281559B1 (en) * 1999-03-03 2001-08-28 Advanced Micro Devices, Inc. Gate stack structure for variable threshold voltage
US6455903B1 (en) 2000-01-26 2002-09-24 Advanced Micro Devices, Inc. Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation
KR100773123B1 (ko) * 2005-11-28 2007-11-02 주식회사 에이이티 2단계 증착에 의한 다결정 실리콘 박막의 형성 방법
CN103236400B (zh) * 2013-03-29 2015-07-08 京东方科技集团股份有限公司 低温多晶硅薄膜制作方法、薄膜晶体管制作方法
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3370980A (en) * 1963-08-19 1968-02-27 Litton Systems Inc Method for orienting single crystal films on polycrystalline substrates
US3479237A (en) * 1966-04-08 1969-11-18 Bell Telephone Labor Inc Etch masks on semiconductor surfaces
US3533857A (en) * 1967-11-29 1970-10-13 Hughes Aircraft Co Method of restoring crystals damaged by irradiation
US3558374A (en) * 1968-01-15 1971-01-26 Ibm Polycrystalline film having controlled grain size and method of making same
US3519901A (en) * 1968-01-29 1970-07-07 Texas Instruments Inc Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation
GB1269359A (en) * 1968-08-22 1972-04-06 Atomic Energy Authority Uk Improvements in or relating to semiconductors and methods of doping semiconductors
US3586542A (en) * 1968-11-22 1971-06-22 Bell Telephone Labor Inc Semiconductor junction devices
JPS4837232B1 (ja) * 1968-12-04 1973-11-09
US3730765A (en) * 1970-09-15 1973-05-01 Gen Electric Method of providing polycrystalline silicon regions in monolithic integrated circuits
US4087571A (en) * 1971-05-28 1978-05-02 Fairchild Camera And Instrument Corporation Controlled temperature polycrystalline silicon nucleation
US3841926A (en) * 1973-01-02 1974-10-15 Ibm Integrated circuit fabrication process
US3811076A (en) * 1973-01-02 1974-05-14 Ibm Field effect transistor integrated circuit and memory
US3900345A (en) * 1973-08-02 1975-08-19 Motorola Inc Thin low temperature epi regions by conversion of an amorphous layer
US4123300A (en) * 1977-05-02 1978-10-31 International Business Machines Corporation Integrated circuit process utilizing lift-off techniques
US4134125A (en) * 1977-07-20 1979-01-09 Bell Telephone Laboratories, Incorporated Passivation of metallized semiconductor substrates
US4226898A (en) * 1978-03-16 1980-10-07 Energy Conversion Devices, Inc. Amorphous semiconductors equivalent to crystalline semiconductors produced by a glow discharge process
NL7810549A (nl) * 1978-10-23 1980-04-25 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting.
US4249968A (en) * 1978-12-29 1981-02-10 International Business Machines Corporation Method of manufacturing a metal-insulator-semiconductor utilizing a multiple stage deposition of polycrystalline layers
DE2932569C2 (de) * 1979-08-10 1983-04-07 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Reduzierung der Dichte der schnellen Oberflächenzustände bei MOS-Bauelementen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294457A (ja) * 2004-03-31 2005-10-20 Tokyo Electron Ltd 成膜方法及び成膜装置

Also Published As

Publication number Publication date
US4358326A (en) 1982-11-09
EP0051249A3 (en) 1985-04-24
EP0051249B1 (en) 1988-04-20
EP0051249A2 (en) 1982-05-12
DE3176714D1 (en) 1988-05-26
JPS5796518A (en) 1982-06-15

Similar Documents

Publication Publication Date Title
JPS647488B2 (ja)
US4814292A (en) Process of fabricating a semiconductor device involving densification and recrystallization of amorphous silicon
US5464791A (en) Method of fabricating a micro-trench storage capacitor
CN1222767A (zh) 存储单元装置及其制作方法
KR19990072884A (ko) 다결정실리콘구조물의제조방법
JP3240719B2 (ja) 半導体薄膜結晶の成長方法
JP2505736B2 (ja) 半導体装置の製造方法
JP3142457B2 (ja) 強誘電体薄膜キャパシタの製造方法
US20010009799A1 (en) Method to fabricate an intrinsic polycrystalline silicon film
JPH10335607A (ja) 半導体装置の製造方法
JP2830705B2 (ja) 半導体装置の製造方法
JPH05136048A (ja) 半導体装置の製造方法
JP2861343B2 (ja) 半導体装置およびその製造方法
JPH06260644A (ja) 半導体装置の製造方法
JPS6240716A (ja) 半導体装置の製造方法
JP3093762B2 (ja) 半導体装置の製造方法
JPH05121440A (ja) 薄膜トランジスタの製造方法
JP3117320B2 (ja) キャパシタ及びその製造方法
JPH0284716A (ja) 半導体素子とその製造方法
JP2807296B2 (ja) 半導体単結晶層の製造方法
JPH09191092A (ja) 多結晶シリコン膜の形成方法及びこれを用いた半導体装置のキャパシタの製造方法
JPH0335821B2 (ja)
JP2001102555A (ja) 半導体装置、薄膜トランジスタ及びそれらの製造方法
JPH05335234A (ja) 半導体基板の製造方法
JPS62130550A (ja) Ｍｉｓ型キヤパシタの製造方法