JPS647536U - - Google Patents

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JPS647536U
JPS647536U JP10147187U JP10147187U JPS647536U JP S647536 U JPS647536 U JP S647536U JP 10147187 U JP10147187 U JP 10147187U JP 10147187 U JP10147187 U JP 10147187U JP S647536 U JPS647536 U JP S647536U
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Description

【図面の簡単な説明】
第１図は本考案を実施した描画像通信装置の構
成を示す図、第２図は第１図の画像メモリの読出
す区切りを示す模式図、第３図は第１図の動作状
態を示すフローチヤート、第４図、第５図は画像
メモリの記憶状態の一部を示す模式図、第６図は
画像メモリとの関係で印字方法を示す説明図、第
７図は従来例の画像メモリの読出す区切りを示す
模式図である。 １……入力装置、３……制御回路、５……画像
メモリ、７……表示装置、８……印字装置、９…
…データメモリ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 縦一列に配列された複数の印字素子を有した印
    字ヘツドを左右方向へ移動して印字を行なうと共
    に、無印字で紙送りを行なうラインスキツプ機能
    を備えた印字手段と、画像データを記憶する画像
    メモリと、画像メモリより印字ヘツドの印字素子
    数の整数分の１に対応した単位で読出された画像
    データを少なくとも１行分蓄積する印字バツフア
    メモリと、画像メモリより読出したデータに基づ
    き、ラインスツキプ或いは印字を行なうよう前記
    印字手段を制御する制御手段で構成したことを特
    徴とする画像印字装置。
JP10147187U 1987-06-30 1987-06-30 Pending JPS647536U (ja)

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JP10147187U JPS647536U (ja) 1987-06-30 1987-06-30

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JP10147187U JPS647536U (ja) 1987-06-30 1987-06-30

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JPS647536U true JPS647536U (ja) 1989-01-17

Family

ID=31330497

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Application Number Title Priority Date Filing Date
JP10147187U Pending JPS647536U (ja) 1987-06-30 1987-06-30

Country Status (1)

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JP (1) JPS647536U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521761B2 (en) * 2004-03-30 2009-04-21 Fujitsu Limited Variable layout structure for producing CMOS circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216029A (ja) * 1986-03-18 1987-09-22 Fujitsu Ltd 図形印刷制御方式

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216029A (ja) * 1986-03-18 1987-09-22 Fujitsu Ltd 図形印刷制御方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521761B2 (en) * 2004-03-30 2009-04-21 Fujitsu Limited Variable layout structure for producing CMOS circuit

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