JPS647720B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は通信交換装置、例えば電話交換装置用
回路装置であつて、一連の記憶ユニツトおよびア
ドレスを用いて制御可能な複数個の記憶素子が設
けられており、制御読取装置がそれぞれの記憶ユ
ニツトを制御し、その際記憶ユニツト中に記憶さ
れたアドレスを用いて記憶素子を制御し、該記憶
素子中に記憶された制御命令を読出し、この制御
命令は、例えば個別の接続路ごとの接続処理装置
において接続処理過程の開始のため用いられるよ
うにし、さらに記憶素子のアドレスの記憶のため
制御書込装置を設け、該書込装置を、記憶ユニツ
ト中に記憶素子のアドレスを記憶し、当該の記憶
素子中にそれぞれの制御命令を記憶するために用
い、さらに同様に制御書込装置を用いて各記憶素
子中にそれぞれの制御命令に付加して表示アドレ
スが記憶可能であるようにし、該表示アドレスに
よつてそれぞれ別の記憶素子がアドレス制御可能
であり、それによつてそれぞれ記憶ユニツト中に
記憶されている記憶素子のアドレスを用いて、ま
た、各記憶素子中に記憶された表示アドレスを用
いて、各記憶ユニツトが一連の記憶素子と共に縦
続的合成接続体に合成接続され、該縦続的合成接
続体においては記憶ユニツト中に記憶された記憶
素子アドレスと、記憶素子中に記憶された各アド
レスが、当該縦続的合成接続体中においてそれぞ
れ後置接続の記憶素子を表示するようにしたもの
に係る。

ドイツ特許明細書第2007401号により、前述の
形式で記憶ユニツト及び記憶素子を設け多数の記
憶素子をそれぞれ１つの記憶ユニツトと縦続的合
成接続チエーン化ないし結合することが公知であ
る。１つの記憶ユニツトの呼出の際、記憶された
アドレスを用いてその記憶ユニツトと縦続的合成
接続チエーン化ないし結合された記憶素子が制御
され、その中に記憶された制御命令が続出され
る。これに関連して、ドイツ特許出願第29034579
号明細書により、提案されたところによればそれ
まで空きであつた記憶素子中に記憶命令の記憶の
際、この記憶素子を、当該の記憶ユニツトに相応
する縦続的合成接続体に次のように付加接続す
る、即ちそれまでは最後の位置にある、当該縦続
的合成接続体の記憶素子中に、新たな制御命令の
記憶のために選ばれその記憶のために用いられる
記憶素子のアドレスが記憶されるように付加接続
するのである。したがつて、記憶素子のそれぞれ
の縦続的合成接続においてそのつど最後の記憶素
子が、ほかの記憶素子に対する表示アドレスを有
しない。それまでは空き状態であるほかの記憶素
子が制御命令の記憶に用いられる際はじめて、そ
のアドレスが表示アドレスとして、次のような記
憶素子中に記憶される、即ちそれまでは当該縦続
的合成接続体の最後に位置する記憶素子であつて
従つて表示アドレスを記憶していない記憶素子中
に記憶される。制御命令の記憶に用いられる記憶
素子を、当該の縦続的合成接続体に相応する記憶
ユニツトと結合ないし縦続的合成接続するように
した接続構成を既述のドイツ特許第2007401号明
細書に記載の目的、即ち複数個の記憶ユニツトを
等しい時間間隔で呼出し制御して、それぞれ記憶
ユニツトと縦続的合成接続されている複数記憶素
子を制御し、その中に記憶された制御命令を実行
させるという目的に適用することができる。しか
し複数記憶ユニツトを他の関連で制御することも
できる。例えば所定の動作経過の経過に基づき所
定の作動条件の充足の際１つの記憶ユニツトを呼
出制御して、その記憶ユニツトと縦続的合成接続
された複数記憶素子を制御しそれらの中に記憶さ
れた制御命令を実行させるようにすることができ
る。このような作動条件とは例えば加入者がダイ
ヤリングしてからダイヤル終了信号の到達および
発呼加入者からの接続の同時の継続的形成後の相
応のサービス信号の到達である。この作動条件の
充足に依存して例えば通話路接続路を貫通接続し
登算パルスの送出を開始する必要がある。このた
めに前述の作動条件の充足の際１つの記憶ユニツ
トを呼出制御し、この記憶ユニツトと縦続的合成
接続された複数記憶素子を制御せしめ得る。さら
に当該の複数記憶素子のうちの１つにおいて通話
路接続路の貫通接続の制御命令を記憶せしめ、１
つの別の記憶素子において登算パルスの送信開始
の制御命令を記憶させることができる。

要するに、そのために選ぶべきそれまで空にし
ている記憶素子中への新たな制御命令の記憶のた
めその記憶素子をそのアドレスを用いて当該の記
憶素子の縦続的合成接続体と結合することが必要
である。既述のドイツ特許出願第29034579号明細
書により提案された形式の回路装置の場合、当該
の、記憶素子の縦続的合成接続が長ければ長いほ
ど、その結合はコストがそれだけ大のものとな
る。従つて本発明の課題とするところは制御命令
の記憶のため用いられるそれまでは空き状態であ
る記憶素子の結合を簡単化する手段を提供するこ
とにある。

この課題の解決のため本発明によれば冒頭に述
べた形式の装置において所定の記憶ユニツトの当
該制御命令に関連して対応所属させるべき選ばれ
た記憶素子中に制御命令の記憶の際、当該の記憶
ユニツトにおいて記憶されている記憶素子アドレ
スが読出されて消去され、表示アドレスとして新
たに選ばれた記憶素子中に記憶され、その記憶素
子のアドレスが、当該記憶ユニツト中に記憶され
るようにしたのである。

要するに本発明では１つの記憶素子の、既に存
在している複数の記憶素子の縦続的合成接続体と
の結合チエーン化ないし縦続的合成接続のため、
縦続的合成接続体に新たに追加すべき記憶素子の
アドレスの記憶のほかに、記憶内容移し替え（記
憶内容移送）のため幾つかの接続処理ないし切替
過程を行なうことが必要である。当該の記憶ユニ
ツトから、その中に表示アドレスとして記憶され
た、当該縦続的合成接続体のそれまで最初の記憶
素子のアドレスが読出され、当該の記憶ユニツト
において消去される必要がある。今やそのアドレ
スは表示アドレスとして、縦続的合成接続体に新
たに追加すべき記憶素子中に記憶される必要があ
る。さらにその記憶素子のアドレスは縦続的合成
接続体に相応する記憶ユニツト中に表示アドレス
として記憶される必要がある。このような記憶内
容の移し替え（移送）のための接続処理ないし切
換過程は、動作経過（シーケンス）全体に対する
著しい簡単化をなす、それというのは、既に存在
している複数記憶素子の縦続的合成接続体へ１つ
の新たな記憶素子の追加の場合、当該合成接続体
の各記憶素子にて記憶された表示アドレスを用い
ての当該の合成接続体の最後の記憶素子の捜査
が、省かれるからである。

図中では本発明の理解に必要な実施例の主な部
分のみを示す。

その実施例は通信交換機、殊に、電話交換機の
中央接続処理装置又は部分的中央接続処理装置の
中央時間計数（メータ）素子を示す。このような
交換機は例えばドイツ特許出願公開公報第
2744118号に記載されている。

電話交換機においては時間間隔を測定する種々
の必要性がある。すなわち異なる面から時間条件
を考慮して制御される接続処理過程をそのような
時間条件の維持の点で測定するためとか、接続処
理過程の制御の際与えられる時間条件を充足する
ための時間間隔の測定の必要性がある。それらの
接続処理過程は周辺接続処理装置、例えば内部接
続処理装置、線路終端回路、ダイヤル受信装置等
において、接続処理信号を受信し送信する必要が
ある。その接続処理ないし制御信号とは順次到達
するダイヤルパルス列のダイヤルパルスとか、ダ
イヤル終了信号サービス信号、計数（登算）パル
スである。すなわち、その接続処理信号において
は時間的期間がそのつど現われる接続処理ないし
制御信号形式（種類）の点での識別上規定的であ
る。そのような接続処理ないし制御信号の受信お
よび送信を行なうことが公知である。この場合、
測定すべき接続処理過程または時間条件下で制御
すべき接続処理過程に対する時間測定が、当該の
接続処理過程が行なわれる周辺接続処理装置のそ
れぞれのアドレスと関連して行なわれる。

周辺接続処理装置をこれに個別的に所属するア
ドレスを用いて中央接続処理装置により制御する
ことが通例である。（ドイツ特許明細書第1537849
号参照）。したがつて中央接続処理装置において
周辺接続処理装置に対する時間測定が、そのつど
当該周辺接続処理装置のアドレスと関連して行な
われる。

図の上方部分にはサイクリツクなシーケンスに
したがつて配列された記憶ユニツト列Ｃ１，Ｃ２
……Cnが示してある。この記憶ユニツト列は記
憶ユニツトCnの後方にてＣ１と連なつている。
これらの記憶ユニツトには第１制御装置Ａ１と第
２制御装置Ｂとが配属されている。第１制御装置
Ａ１はそれぞれの記憶ユニツトをそのサイクリツ
クシーケンスにしたがつて相次いで順次且同じ時
間間隔をおいて制御して、記憶ユニツトに記憶さ
れた、記憶素子ｈ１〜hmおよび別のもののアド
レスが読出される。その記憶素子は次いでそのア
ドレスを用いて制御され、その記憶素子から、殊
に接続路個別ごとの接続処理装置における接続処
理過程の開始のために用いられる制御命令が読出
される。

第１制御装置Ａ１には１つのクロツク発生器Ｔ
と２つのカウンタＵ，Ｖとを有するシーケンス制
御装置Ｚが設けられている。クロツク発生器Ｔは
公知形式で規則的時間間隔をおいて、時間測定の
基礎を成すクロツクパルスを送出する。カウンタ
Ｕはクロツクパルスを用いて規則的にシフトさ
れ、このカウンタの連続的に変化する値は第１の
制御装置に対する制御アドレスとして用いられ
る。カウンタＵがとり得るカウント値の数は記憶
ユニツト数に相応する。カウンタＵがその最高値
に達すると、公知のようにその計数過程は再び最
初から始める。

カウンタＶ制御装置Ａ１の各制御サイクルごと
にシフトされる、例えば、制御装置が列中最後の
記憶ユニツトCnから列中最初の記憶ユニツトＣ
１へシフトされる際１つの完全な制御サイクルの
とき１度ずつシフトされる。カウンタＶはその最
高値に達すると公知形式でその計数過程を最初か
らまた始める。

第１の制御装置Ａ１とそのシーケンス制御回路
Ｚとには別の制御装置、すなわち第３の制御装置
Ｅ１と第４制御装置Ｇ１とが接続されており、そ
れらの第３，第４制御装置にはシーケンス制御回
路Ｄ１が配属されている。要するにシーケンス制
御回路ＺとＤとは共働する。それらは相互にまと
めて構成（統合）してもよい。同じく、制御装置
Ａ１とＥ１および制御装置Ｂ１とＧ１は相互に統
合することもできる。前者は読取装置であり、一
方、後者は書込装置である。両機能を１つの制御
装置によつて実現することもできるので、４つの
すべての制御装置を相互に統合することもでき
る。

要するに制御装置Ａ１とＥ１は記憶ユニツトＣ
１〜Cnないし記憶素子ｈ１〜hmの記憶内容の続
取に用いられる。制御装置Ｂ１とＧ１は記憶ユニ
ツトないし記憶素子中への情報の記憶のための書
込装置である。

記憶ユニツトと異なつて、記憶素子ｈ１〜hm
（及び別のもの）はサイクリツクシーケンスで相
次いで順次等しい時間間隔をおいて制御されるの
でなく、記憶素子の制御が、制御装置Ａ１を用い
て記憶ユニツトから読出される、記憶素子のアド
レスにしたがつて行なわれる。要するにこれらの
アドレスは制御装置Ａ１により記憶ユニツトから
読出され制御装置Ｅ１の制御のために用いられ
る。さらに設けられる制御装置Ｂ１とＧ１は既述
のように書込装置である。先ず制御装置Ｂ１につ
いて詳述する。

既述のように、制御装置Ａ１はそれぞれの記憶
ユニツトをそのサイクリツクシーケンスにしたが
つて相次いで順次等しい時間間隔をおいて制御
し、記憶ユニツト中に記憶されたアドレスを用い
て記憶素子を制御する。要するに制御装置Ａ１の
装置が、そのような時間間隔をおいて記憶ユニツ
ト間で切換わる。これに反して制御装置Ｂ１はシ
ーケンス（順序）制御回路Ｚにより各時点におい
て自由に任意の１つの記憶ユニツトに調整でき
る。制御装置Ａ１の瞬時の状態に相応する時点で
の記憶素子のアドレスの記憶のため、制御装置Ｂ
１はサイクリツクシーケンスに関連すると共に第
１制御装置の瞬時の状態に係る進みを以て所定の
記憶ユニツトに調整され、その記憶ユニツトは等
しい時間間隔を考慮して、第１時間間隔だけ遅れ
た時点で、第１制御装置により制御される。この
第１時間間隔は、制御装置Ａ１の２つの順次連続
する制御過程間の時間間隔と進みに相応する記憶
ユニツト数とから定まる。所定の時点において制
御装置Ａ１が例えば記憶ユニツトＣ３に調整さ
れ、所要の進み程度が先に仮定したように20記憶
ユニツト分である場合には制御装置Ｂ１を用いて
記憶するのにその制御装置Ｂ１は記憶ユニツトＣ
２３（図示せず）に調整する必要がある。

記憶ユニツトはその位置ないし状態により規定
されている。これらの記憶ユニツトは既述のよう
にアドレスを用いて両制御装置Ａ１，Ｂ１を介し
て制御できる。要するにこの場合記憶ユニツトの
アドレスが用いられるのである。記憶ユニツト中
には記憶素子ｈ１〜hmのアドレスが記憶可能で
ある。このためにＣ１，Ｃ２……Cnで示す記憶
ユニツトが用いられる。記憶素子は同じく記憶装
置（メモリ）内の空間的位置によつて規定されて
いる。その記憶素子は記憶素子アドレスを用いて
制御可能である。これらの記憶素子アドレスは記
憶ユニツト中に記憶され得る。このようにして、
当該記憶ユニツト中に当該記憶素子アドレスを記
憶することにより、１つの所定記憶ユニツトに１
つの記憶素子を対応させることができる。制御装
置Ａ１を用いて１つの記憶ユニツトを制御する
と、当該の記憶素子アドレスがその記憶ユニツト
から読出され、シーケンス制御ＺおよびＤ１を介
して伝送され、制御装置Ｅ１を用いて当該の記憶
素子の制御のために用いられる。次いで、当該の
記憶素子中に記憶された制御命令が制御装置Ｅ１
とシーケンス制御回路Ｄ１とを用いて読出され
る。この制御命令は殊に、接続路ごとの個別の接
続処理装置のアドレスと、当該の接続路ごとの個
別の接続処理装置においてどのような接続処理過
程を開始させるべきかについての情報を含む。

接続路ごとの個別の接続処理装置に対して、所
定の期間後遂行すべき命令を記憶すべき場合、先
ずシーケンス制御回路Ｚにその所定の期間に相応
する時間値が入力側ｋを介して供給される。この
時間値は分割装置Ｋにより第１の時間値と、第２
時間値とに分割される。第１時間値は、時間的に
考察して、所定の期間内に含まれている、第１制
御装置Ａ１の複数個の制御サイクル数を示す。第
２時間値は同じく時間的に考察して、さらになお
所定の期間内に含まれている、第１制御装置Ａ１
の、複数個の制御過程数を示す。

既述のように、２つのカウンタＵとＶが設けら
れている。第１カウンタＵはクロツクパルス発生
器Ｔの各クロツクパルスごとにシフトされる。そ
の計数状態はアドレスとして第１制御装置Ａ１に
供給され、この第１制御装置は記憶ユニツトをサ
イクリツクな順序で制御し、最後の記憶ユニツト
Cnから最初の記憶ユニツトＣ１へのシフトごと
に第２カウンタＶに計数パルスを送出する。この
際第２カウンタはそのたびに１ステツプシフトさ
れる。

分割装置Ｋは前述の接続処理命令を記憶すべき
時点に瞬時のカウンタ状態値を両カウンから取出
す。この分割装置はカウンタＵのカウンタ状態値
を前記の第２の時間値だけ高め、この高められた
値を制御装置Ｂ１のアドレスとして供給する。し
たがつて制御装置Ａ１が、所定の記憶ユニツトを
制御する所定位置に来る時点において、第２制御
装置Ｂ１はサイクリツク順序に関連すると共に第
１制御装置の瞬時位置に関連する進みを以て、次
のような記憶ユニツトに調整される、即ち制御装
置Ａ１の各制御過程間の均一な時間間隔を考慮し
て、第２の時間値だけ遅れた時点にて第１制御装
置Ａ１により制御される記憶ユニツトに調整され
る。制御装置Ｂ１を介して制御される記憶ユニツ
ト、例えばＣ５中に、空いている記憶素子ｈ１〜
hmのうちの１つが記憶される。このため制御装
置Ｅ１は複数記憶素子のうちの１つを選ぶ。記憶
素子ｈ４が選ばれたものと仮定する。この記憶素
子のアドレスがシーケンス制御回路Ｄ１、Ｚを用
い、且制御装置Ｂ１を用いて記憶ユニツトＣ５中
に書込まれる。これによつて、記憶素子ｈ４はそ
のアドレスを用いて記憶ユニツトＣ５と結合ない
し縦続的合成接続される。記憶素子ｈ４の第３行
（ライン）中に制御装置Ｇ１を用いて当該の制御
命令が記される。さらに、記憶素子ｈ４のライン
ｈ４２ｒ中に逆方向（指定）アドレスとして記憶
ユニツトＣ５のアドレスが書込まれる。したがつ
て今や、記憶ユニツトＣ５中に記憶素子ｈ４に対
する記憶されたアドレス表示が存在し、この記憶
素子中に、すなわちその記憶行（ライン）ｈ４２
ｒ中に、記憶ユニツトＣ５に対する記憶されたア
ドレス表示が存在する。

既述のように分割装置Ｋは前述の接続処理命令
を記憶すべき時点において両カウンタＵ，Ｖから
瞬時のカウンタ状態値をとり出す。その分割装置
はカウンタＵの取出された値のほかにカウンタＶ
の取出された値をも、既述の第１の時間値だけ高
める。分割装置Ｋはその高められたカウンタ状態
値をシーケンス制御回路Ｄ１に供給し、この制御
回路Ｄ１はそのカウンタ状態値を制御装置Ｇ１に
伝送する。この制御装置は先に記憶素子ｈ４の第
３行（ライン）に調整されていたものである。今
や、シーケンス制御回路Ｄ１は制御装置Ｇ１を記
憶素子ｈ４１へ調整し、前述の第１時間値だけ高
められた、カウンタＶのカウンタ状態値が、記憶
素子ｈ４のラインｈ４１中に記憶される。

同一の爾後の時点に対応して同時に複数個の、
相互に独立の制御命令を記憶しなければならない
ことが起こり得る。つまり、１つの所定の記憶ユ
ニツトには第１記憶素子のほかに別の記憶素子も
縦続的合成接続ないし結合すべきことがある。先
ず第一に制御装置Ｅ１を用いて１つの空きの記憶
素子が検出される。これは、例えば記憶素子ｈ３
である。当該の制御命令が、その記憶素子ｈ３の
第３行（ライン）ｈ３３に制御装置Ｇ１を用いて
記憶され、その際その制御装置Ｇ１は制御装置Ｅ
１からシーケンス制御回路Ｄ１を介して記憶素子
ｈ３のアドレスを受信する。

上述の形式で、新たな制御命令の受信に関連し
てシーケンス制御回路Ｚを用いて当該の時間値が
やはり第１の時間値と、第２の時間値とに分けら
れる。カウンタＶの瞬時のカウンタ状態値が、そ
のカウンタから取出され、第１の時間値だけ高め
られ、記憶素子ｈ３の行（ライン）ｈ３１に記憶
される。カウンタＵの瞬時のカウンタ状態値がそ
のカウンタから取出され、上述の第２の時間値だ
け高められる。生じる値、すなわちカウンタＵの
カウンタ状態値と第２時間値との和が、やはり前
述の形式で記憶ユニツトへの制御装置Ｂ１の調整
のために用いられ、その記憶ユニツト中に、既に
新たな制御命令の記憶のために先に選ばれた記憶
素子のアドレスが書込まれる。

最後に述べた例では新たな制御命令の記憶のた
め１つの所定の記憶素子、例えばｈ３が偶々、既
に他の記憶素子例えばｈ４が縦続的合成接続ない
し結合されている記憶ユニツト、例えばＣ５と、
アドレス記憶によつて縦続的合成接続ないし結合
されるべきものであるものとする。その際それに
相応して当該の記憶ユニツトＣ５中に既に１つの
アドレス、即ち、上述の他の記憶素子ｈ４のアド
レスが記憶されている。これまで述べて来たこと
に補足的に述べるべきことには制御装置Ｂ１は第
２の時間値だけ高められた、カウンタＵのカウン
タ状態値にしたがつて、記憶素子ｈ３のアドレス
の記憶のため当該の記憶ユニツトＣ５に調整され
ており、そのアドレス制御装置Ｂ１は先ずその制
御ユニツト中に既に１つの所定記憶素子のアドレ
スが記憶されているか否かをチエツクする。その
ように記憶されていない場合は動作過程は上述の
ように経過する。すぐ前に仮定したように記憶さ
れている場合には制御装置Ｂ１はそれまで第１に
当該記憶ユニツトＣ５と結合された記憶素子ｈ４
の、それまで当核の記憶ユニツトＣ５に記憶され
ていたアドレスを取出し、その代わり、新たな制
御命令の記憶のため空いている記憶素子のなかか
ら選ばれた記憶素子ｈ３のアドレスを当該の記憶
ユニツトＣ５中に記憶する。したがつて付加的に
読取の機能をも行ない得る制御装置Ｂ１は記憶素
子ｈ４の、それまで記憶ユニツトＣ５に記憶され
ていてそこから取出されて消去された記憶素子ア
ドレスを制御装置Ｇ１に伝達する。この制御装置
はその記憶素子アドレス、すなわち記憶素子ｈ４
のアドレスを、新たに占有される記憶素子ｈ３の
ラインｈ３２Ｖ中記憶する。

前述のスイツチング接続処理過程により、最初
直接記憶ユニツトＣ５とアドレス的に結合された
記憶素子ｈ４は記憶ユニツトＣ５に結合された縦
続的合成接続体の第２番目の個所に達する。一
方、新たな制御命令の記憶のために選ばれた、そ
れまで空いている記憶素子は、記憶ユニツトＣ５
とアドレス的に結合されていた記憶素子のそのよ
うな縦続的合成接続体の第１番目の個所に来る。
これらの接続処理過程の場合、記憶素子ｈ４の、
制御装置Ｂ１を介して記憶ユニツトＣ５から取出
されたアドレスを先ず制御装置Ｂ１に中間記憶
し、次いで記憶素子ｈ３のアドレスをそれにひき
つづいて記憶素子ｈ４のアドレスを、記憶素子ｈ
３の行（ライン）ｈ３Ｖ中に記憶の目的で制御装
置Ｇ１へ伝送するとよい。この場合同様にして、
制御装置Ｂ１を介して記憶ユニツトＣ５から取出
された、記憶素子ｈ４のアドレスを直ちに制御装
置Ｇ１に伝送しその後記憶素子ｈ３のアドレスを
記憶ユニツトＣ５に記憶せしめることもできる。

１つの記憶ユニツトに既に比較的大きな数の記
憶素子をアドレス的に１つの縦続的合成接続体に
結合してある場合、その合成接続体にさらに記憶
素子を追加する際既述したのと同じような手法が
とられる。この記憶素子は既述の形式でその縦続
的合成接続体に所属する記憶素子と直接的に結合
される。一方、その合成接続体のそれまで最初で
あつた記憶素子が新たな記憶素子とアドレス的に
結合されしたがつてその合成接続体の第２の個所
に位置する。既に存在している多数記憶素子の合
成接続体が長ければ長いほど、既述の先になされ
た出願、ドイツ特許出願第29034579号明細書（第
５頁第８行以降）に記載のような装置構成に比し
て接続処理ないしスイツチング過程の手間ないし
コストの節減がそれだけ益々大となる。すなわち
その先の出願の場合、制御装置Ｇ１が、縦続合成
（チエーン化）接続体の第１記憶素子の、当該記
憶ユニツトに記憶されたアドレスを用い、且前記
縦続接続体の各々の記憶素子に記憶された表示ア
ドレスを用いて、それまで最後にあつた、当該合
成接続体の記憶素子を見出して、その際その最後
の記憶素子にほかの記憶素子をアドレス的に結び
付けることが必要である。このような接続処理過
程の手間ないしコストは本発明によれば著しく削
減される。

要するに、総じて使用可能な記憶素子の範囲内
で任意の長さの、記憶素子の合成接続体を形成す
ることができ、それも、それぞれの合成接続体を
記憶ユニツトＣ１〜Cnのうちの１つに対応させ
得るのである。図に示すように、相互間で列（カ
ラム）で、すなわち所定の順序で配置された多数
記憶素子を全く相互に無関係に記憶素子合成接続
体に合成接続することができる。その際記憶素子
の順序は重要ではない。したがつて前述の形式で
の、多数記憶素子の、合成接続体への結合によ
り、各記憶素子は全く任意の順序で相互に接続さ
れる。このような結合のために記憶素子アドレス
の記憶が行なわれ、その際、合成接続体中でそれ
ぞれ後置接続の記憶素子のアドレス（表示アドレ
ス）が第２行の右部分において、また、合成接続
体中それぞれ前記接続の記憶素子（逆方向アドレ
ス）が第２行の左部分において上記のアドレスの
記憶が行なわれる。既述のように、合成接続体中
第１の記憶素子において第２行の左部分にて当該
の記憶素子合成接続体がそれぞれ所属する記憶ユ
ニツトのアドレスが、記憶される。

前述のように、各記憶素子において、即ち各記
憶素子の第２行の左部分において、逆方向アドレ
スが記憶可能であり、このアドレスは記憶素子合
成接続体中でそれぞれ前置接続の記憶素子ない
し、その合成接続体が記憶された表示アドレスを
用いて結合している記憶ユニツトを表わすもので
ある。要するにそれらの記憶素子はアドレス的に
２重に合成接続体に結合される、即ち一方では表
示アドレスを用いて、他方では逆方向（指定）ア
ドレスを用いて結合される。

ところで、記憶ユニツトと結合されている既に
存在している記憶素子の縦続的合成接続体に新た
な制御命令の記憶された別の記憶素子を加える場
合、この新たな記憶素子は当該の、記憶素子の縦
続接続体において第１の位置に来、一方それまで
第１の位置にあつた記憶素子はそれによつて第２
の位置に押しやられる。このことが、遂行すべき
接続処理過程に関してどのように行なわれるかは
既に表示アドレスに関連して述べてある。上述の
動作例に補足して、逆方向アドレスについてどの
ように動作が行なわれるかを説明する。

やはり、記憶素子Ｃ５に先ず記憶素子ｈ４がア
ドレス的に結合されているものとする、それに応
じて記憶素子ｈ４の第２行の左部分ｈ４２ｒ中に
逆方向アドレスとして、記憶ユニツトＣ５のアド
レスが記憶されている。そこでその記憶素子縦続
接続体に付加的に記憶素子ｈ３を追加しようとす
る場合、制御装置Ｇ１はシーケンス制御回路Ｄ１
から供給される記憶素子ｈ４のアドレスを用いて
記憶素子ｈ４の第２行に調整カツトされる。その
後、制御装置Ｇ１は記憶素子ｈ３のアドレスを供
給されて、そのアドレスを記憶素子ｈ４の第２行
の部分ｈ４２ｒに記憶する。さらに制御装置Ｇ１
は記憶素子ｈ３の第２行にセツトされる。この記
憶素子アドレスは先に記憶素子ｈ３を空き状態の
ものとして選んだ制御装置Ｅ１からシーケンス制
御回路Ｄ１を介して制御装置Ｇ１に供給される。
この制御装置Ｇ１はシーケンス制御装置Ｄ１，Ｚ
を介して記憶ユニツトＣ５のアドレスを供給され
て、そのアドレスは記憶素子ｈ３の第２行の左部
分ｈ３２ｒに記憶される。これによつて、両記憶
素子ｈ４，ｈ３のそれぞれにおいて、その記憶素
子合成接続体中で前置接続の記憶素子、ないし、
次のような記憶記憶ユニツトが表わされる、即ち
その記憶された表示アドレスを用いて合成接続体
に結合している記憶ユニツトが表わされるように
なる。このことは一般的に次のようにして達成さ
れる、即ち所定記憶ユニツトの制御命令に関連し
て対応所属されるべき選ばれた記憶素子中に制御
命令を記憶する場合、その記憶ユニツトのアドレ
スを、逆方向アドレスとしてその記憶素子中に記
憶せしめ、かつ、その記憶素子のアドレスを、前
記記憶ユニツトのアドレスの代わりに次のような
記憶素子中に逆方向アドレスとして記憶させる、
即ち前記の制御命令の記憶されるまでは当該の記
憶素子の合成接続体において第１の位置におかれ
ておりその後は第２の位置に来る記憶素子中に記
憶させるのである。

既述のように、記憶素子縦続的合成接続体外に
その中の１つの記憶素子を再びとり出すべき（縦
続的合成接続体との結合を解くべき）場合があ
る。このような場合とは当該の記憶素子中に、対
象のなくなつた制御命令が記憶されている場合で
ある。また、時間条件の維持ないし厳守の点で監
視すべき接続処理過程が監視時点の前に既に行な
われている場合もそのような例となる。このよう
な場合はそのつどの時間条件の維持についての当
該の接続処理過程のひきつづいての監視がもはや
必要でない。従つて当該の制御命令を早期にもう
消去することができる。前述の動作例において記
憶素子ｈ３の行ｈ３３中に記憶された制御命令
が、次のような動作ないし状態の前に消去すべき
ものと仮定する。即ち制御装置Ａ１が当該の記憶
ユニツトまでシフトされる前ないしカウンタＶの
カウンタ状態値が、当該記憶素子の第１行に記憶
された値に達する前に消去すべきものと仮定す
る。制御装置Ｅ１を用いて、当該の制御命令が第
３行に記憶されている記憶素子が捜査される。す
なわち制御装置Ｅ１は記憶素子ｈ３を見出す。そ
の制御装置は行ｈ３３に記憶された制御命令を消
去する。さらに制御装置Ｅ１は記憶素子ｈ３の第
２行ｈ３２の両部分ｈ３２ｖとｈ３２ｒから、記
憶素子合成接続体中で後置接続の記憶素子のアド
レス、例えば記憶素子ｈ５のアドレスと、その合
成接続体中で前置接続の記憶素子ｈ４のアドレス
とを取出す。制御装置Ｅ１はその両アドレスを制
御装置Ｇ１に引渡す。制御装置Ｇ１は合成接続体
中で前置接続の記憶素子ｈ４を制御し、この中で
第２行の右部分ｈ４２ｒにおける記憶素子ｈ３の
アドレスを消去し、その代わり、表示アドレスと
して、先に記憶素子ｈ３の第２行の右部分ｈ３２
ｒに記憶されていた、記憶素子ｈ５のアドレスを
記憶する。さらに、制御装置Ｇ１は記憶素子ｈ５
を制御し、この記憶素子において、第２行の左部
分ｈ５２ｒにおける、記憶素子ｈ３のアドレスを
消去し、その代り逆方向アドレスとして、それま
で記憶素子ｈ３の第２行の左部分ｈ３２ｒに記憶
されていた、記憶素子ｈ４のアドレスを記憶す
る。シーケンス制御回路Ｚは当該の時間データと
制御命令と共に記憶された、当該接続処理装置の
アドレスとを用いて、消去すべき制御命令を見出
す。

制御装置Ａ１は既述のように、等しい時間間隔
をおいて記憶ユニツトＣ１〜Cnを制御し、それ
らから、それぞれ記憶された記憶素子アドレスを
取出し、そのアドレスはシーケンス制御回路Ｚと
Ｄ１とを介して、制御装置Ｅ１に供給される。制
御装置Ｅ１の各制御過程ごとにカウンタＶのカウ
ンタ状態もまたこのカウンタから取出されシーケ
ンス制御回路Ｄ１に伝送される。次いで、その記
憶素子の第１行に記憶された高められたカウンタ
状態値（カウンタＶ）が、その間にカウンタＶに
より算出されたカウンタ状態と一致するか否かが
チエツクされる。そのように一致する場合には当
該の制御命令が、制御される記憶素子の第３行か
ら取出され、上述のように伝送され、その記憶素
子は既述の形式で前述の記憶素子の合成接続体外
におかれる（合成接続体との結合が解かれる）。

上記記憶素子の第２行の右部分に記憶された、
当該記憶素子合成接続体中で次に位置する記憶素
子のアドレスが読出される。このアドレスによ
り、シーケンス制御回路Ｄ１は制御装置Ｅ１を前
記の次に位置する記憶素子に対して制御する。既
述したのと同じ形式で、今や制御される記憶素子
中にて、第１行に記憶された高められたカウンタ
状態値（カウンタＶ）が、その間にカウンタＶに
より実際に算出されたカウンタ状態値と一致する
か否かがチエツクされる。そのように一致する場
合には当該の制御命令が、その記憶素子から読出
され、その第２行の右部分に記憶された記憶素子
アドレスが読出され、その記憶素子は消去され、
前述の形式で記憶素子合成接続体との結合から解
かれる。前述の形式で制御装置Ａ１を用いて制御
された記憶素子の第１行に記憶された高められた
カウンタ状態値が、その間にカウンタＶにより算
出されたカウンタ状態値と一致しない場合はその
記憶素子からはたんに、その第２行の右部分に記
憶された、記憶素子合成接続体中でそのつど次の
記憶素子のアドレスが読出される。当該の制御命
令は読出されず、当該の記憶素子は消去されず、
記憶素子合成接続体との結合が解かれない。消去
されていない記憶素子の第２行の右部分から読出
された記憶素子アドレスが、記憶素子合成接続体
中で次の記憶素子を前述の形式で制御装置Ｅ１を
用いて制御するために使用される。

記憶素子合成接続体中で最後に位置する記憶素
子において第２行の右部分に、別の記憶素子のア
ドレスが記憶されない。それとも、その位置関係
の表示のため特別信号が記憶される。それによつ
て制御装置Ｅ１は当該の複数記憶素子の縦続的合
成接続体の端部に到達したことを補捉する。

したがつて第１の制御装置Ａ１を用いての各記
憶ユニツトの制御の際、記憶素子アドレス用いて
当該記憶ユニツトに縦続的合成接続ないし結合さ
れそれによつて一時的にその記憶ユニツトに所属
するすべての記憶素子が順次制御装置Ｅ１を介し
て制御される。相互に縦続的合成接続ないし結合
された記憶素子において第３行に記憶されたカウ
ンタ状態値が、その時点で実際に到達したカウン
タ状態と比較され、一致の際のみ当該の記憶素子
に記憶された制御命令が読出される。その他の制
御命令は読出されない。

或１つの制御命令の記憶の場合、第１の制御装
置の瞬時の状態に相応する第１の時点（記憶の時
点）に記憶すべきカウンタ状態値が、計数列（順
序）に関して、その時点で生じる実際のカウンタ
状態に比して、進む度合は前述の時点とそれより
後の時点との間の、第１と第２時間間隔の和とし
て生じる総時間間隔中において含まれている制御
サイクル時間全体と同じ計数単位だけの進みであ
る。これらの両時点は当該の制御命令の実行にと
つて規定的である時間遅延の始めと終りに相応す
る。第２時間間隔は第１制御装置Ａ１の制御サイ
クル時間と、記憶すべきカウンタ状態値と制御命
令の記憶の前記の時点に生じるカウンタ状態との
間の差とから定まる。第１時間間隔は第１の制御
装置の２つの順次連続する制御過程間の時間間隔
と、制御命令の記憶の際の、第１の制御装置に比
して第２の制御装置の進みに相応する数の記憶ユ
ニツトとから定まる。

記憶素子に記憶された制御命令が部分中央的又
は接続路個別ごとの接続処理装置のアドレスと共
に記憶されるものとする。この場合、それぞれの
記憶素子において１つの制御命令に対する記憶場
所に付加して、１つのアドレスに対する記憶場所
も設けられる。各記憶素子中に、唯１つより多く
の接続路個別ごとの接続処理装置に対して該当す
る複数制御命令を記憶することが可能である。こ
の場合、接続路個別ごとの接続処理装置の相応し
て多くのアドレスが当該の記憶素子に記憶され得
る。

これまで述べて来たところでは第２カウンタＶ
が、制御装置Ａ１の各制御サイクル中それぞれ１
回ずつシフトされる。それと異なつて、第１の制
御装置の瞬時の状態に相応する時点（制御命令の
記憶時点）に記憶すべきカウンタ状態値が、その
時点に生じる実際のカウンタ状態に比して、計数
列に関して進む度合は前述の時点とこれより後の
時点（制御命令実行時点）との間の、第１と第２
時間間隔の和として生じる総時間間隔中において
含まれている制御サイクル時間全体と較べてその
２倍以上の計数単位数である。

【図面の簡単な説明】

図は本発明の回路装置の実施例の要部概念図で
ある。 Ａ１……第１制御装置、Ｂ１……第２制御装
置、Ｃ１，Ｃ２……Cn…記憶ユニツト列、Ｕ，
Ｖ……カウンタ、ｈ１……hm…記憶素子、Ｔ…
…カウンタ発生器、Ｅ１……第３制御装置、Ｇ１
……第４制御装置。

Claims (1)

1. 【特許請求の範囲】 １ 通信交換装置、例えば電話交換装置用回路装
   置であつて、一連の記憶ユニツトおよびアドレス
   を用いて制御可能な複数個の記憶素子が設けられ
   ており、制御読取装置がそれぞれの記憶ユニツト
   を制御し、その際記憶ユニツト中に記憶されたア
   ドレスを用いて記憶素子を制御し、該記憶素子中
   に記憶された制御命令を読出し、この制御命令
   は、例えば個別の接続路ごとの接続処理ないし切
   換装置において接続処理ないし切換過程の開始の
   ため用いられるようにし、さらに記憶素子のアド
   レスの記憶のため制御書込装置を設け、該書込装
   置を、記憶ユニツト中に記憶素子のアドレスを記
   憶し、当該の記憶素子中にそれぞれの制御命令を
   記憶するために用い、さらに同様に制御書込装置
   を用いて各記憶素子中にそれぞれの制御命令に付
   加して表示アドレスが記憶可能であるようにし、
   該表示アドレスによつてそれぞれ別の記憶素子が
   アドレス制御可能であり、それによつてそれぞれ
   記憶ユニツト中に記憶されている記憶素子のアド
   レスを用いて、また、各記憶素子中に記憶された
   表示アドレスを用いて、各記憶ユニツトが一連の
   記憶素子と共に縦続的合成接続体に合成接続さ
   れ、該縦続的合成接続体においては記憶ユニツト
   中に記憶された記憶素子アドレスと、記憶素子中
   に記憶された各アドレスが、当該縦続的合成接続
   体中においてそれぞれ後置接続の記憶素子を表示
   するようにしたものにおいて所定の記憶ユニツト
   の当該制御命令に関連して対応所属させるべき選
   ばれた記憶素子中に制御命令の記憶の際、当該の
   記憶ユニツトにおいて記憶されている記憶素子ア
   ドレスが読出されて消去され、表示アドレスとし
   て新たに選ばれた記憶素子中に記憶され、その記
   憶素子のアドレスが、当該記憶ユニツト中に記憶
   されるようにしたことを特徴とする制御命令の記
   憶装置を有する通信交換装置、例えば電話交換装
   置用回路装置。 ２ 各記憶素子において逆方向（指定）アドレス
   が記憶可能であり、該アドレスによつて、記憶素
   子の縦続的合成接続体において前置接続の記憶素
   子、ないし、記憶されている表示アドレスを用い
   て当該縦続的合成接続体に結合されている記憶ユ
   ニツトが表わされているようにした特許請求の範
   囲第１項記載の装置。 ３ 所定の記憶ユニツトの制御命令に関連して対
   応所属させるべき選ばれた記憶素子に制御命令の
   記憶の際前記記憶ユニツトのアドレスが、逆方向
   （指定）アドレスとして前記記憶素子に記憶され、
   さらに、前記記憶素子のアドレスが前記記憶ユニ
   ツトのアドレスの代わりに逆方向（指定）アドレ
   スとして記憶される記憶される記憶素子が、前記
   制御命令の記憶までは当該の、縦続的合成接続体
   において一番目の位置におかれておりその後は２
   番目の位置に来る記憶素子であるようにした特許
   請求の範囲第２項記載の装置。