JPS648494B2 - - Google Patents
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- JPS648494B2 JPS648494B2 JP23779984A JP23779984A JPS648494B2 JP S648494 B2 JPS648494 B2 JP S648494B2 JP 23779984 A JP23779984 A JP 23779984A JP 23779984 A JP23779984 A JP 23779984A JP S648494 B2 JPS648494 B2 JP S648494B2
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- JP
- Japan
- Prior art keywords
- output
- switch
- input terminal
- integrator
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ・デイジタル変換回路の構
成に関する。特に、帰還形パルス幅変調によるア
ナログ・デイジタル変換回路の改良に関する。
成に関する。特に、帰還形パルス幅変調によるア
ナログ・デイジタル変換回路の改良に関する。
従来の帰還形パルス幅変調によるアナログ・デ
イジタル変換回路では、入力電圧は方形波クロツ
ク電圧および比較器出力で切り替えられる基準電
圧とともに積分器に加えられる。比較器は、積分
器出力と零レベルを比較し、それが正のとき基準
電圧が積分器へ負帰還されるようにスイツチを切
り替える。スイツチが基準電圧側へ接している期
間は、入力電圧の大きさによつて変化し、その１
周期にわたる平均値がちようど入力電圧と打ち消
し合うところで平衡状態になる。
イジタル変換回路では、入力電圧は方形波クロツ
ク電圧および比較器出力で切り替えられる基準電
圧とともに積分器に加えられる。比較器は、積分
器出力と零レベルを比較し、それが正のとき基準
電圧が積分器へ負帰還されるようにスイツチを切
り替える。スイツチが基準電圧側へ接している期
間は、入力電圧の大きさによつて変化し、その１
周期にわたる平均値がちようど入力電圧と打ち消
し合うところで平衡状態になる。
このような従来の帰還形パルス幅変調によるア
ハログ・デイジタル変換回路では、入力の変化に
対してアナログ・デイジタル変換系が一次おくれ
特性を示し、応答に時間を要する問題点があつ
た。
ハログ・デイジタル変換回路では、入力の変化に
対してアナログ・デイジタル変換系が一次おくれ
特性を示し、応答に時間を要する問題点があつ
た。
この問題点を解決するために、すでに一つの提
案がなされ実用化されている。それは、同期クロ
ツクの周波数を上げて、帰還ループ内にＤ型フリ
ツプフロツプ回路を挿入し、１サンプルをこの同
期クロツクの何回かの積にすることにより、分解
能を下げずにある程度高速化を達成したものであ
る（特願昭55−125009、「アナログ・デイジタル
変換器およびデイジタル電圧計」）。
案がなされ実用化されている。それは、同期クロ
ツクの周波数を上げて、帰還ループ内にＤ型フリ
ツプフロツプ回路を挿入し、１サンプルをこの同
期クロツクの何回かの積にすることにより、分解
能を下げずにある程度高速化を達成したものであ
る（特願昭55−125009、「アナログ・デイジタル
変換器およびデイジタル電圧計」）。
ところが、このような従来の帰還形パルス幅変
調によるアナログ・デイジタル変換回路では、や
はりおくれ時間はゼロにすることはできず、同期
クロツクの数回分の時間は待たなければならな
い。また、これを短くするために同期クロツクの
周波数を上げてゆくと、積分器の高域の特性が悪
化し、それにより周波数が制限されるなどの問題
点があつた。
調によるアナログ・デイジタル変換回路では、や
はりおくれ時間はゼロにすることはできず、同期
クロツクの数回分の時間は待たなければならな
い。また、これを短くするために同期クロツクの
周波数を上げてゆくと、積分器の高域の特性が悪
化し、それにより周波数が制限されるなどの問題
点があつた。
本発明は、このような従来の問題点に着目して
なされたもので、同期クロツクの周波数を上げる
ことなく、入力応答特性の応答時間を早くするこ
とができる帰還形パルス幅変調によるアナログ・
デイジタル変換回路を提供することを目的とす
る。
なされたもので、同期クロツクの周波数を上げる
ことなく、入力応答特性の応答時間を早くするこ
とができる帰還形パルス幅変調によるアナログ・
デイジタル変換回路を提供することを目的とす
る。
本発明アナログ・デイジタル変換回路は、被測
定アナログ信号入力端子と、クロツクパルス発生
器と、このクロツクパルス発生器の出力を受けて
系を動作させる変調信号を発生する分周器と、基
準抵抗器に接続された基準電圧入力端子とを備
え、上記変調信号は上記基準電圧より大きい振幅
の矩形波状であり、さらに、上記基準電圧、上記
変調信号および上記被測定アナログ信号の加算電
圧を積分する積分器と、この積分器の入力端子と
上記被測定アナログ信号の入力端子との間に設け
られ、この被測定アナログ信号を上記積分器の入
力端子に選択接続する第一のスイツチと、上記積
分器の入力端子と上記基準電圧入力端子との接続
を開閉する第二のスイツチと、上記積分器の出力
と零電位とを比較する比較器と、この比較器の出
力を一方の入力とし、上記クロツクパルス発生器
の出力を他方の入力とし、この比較器の出力をこ
のクロツクパルスにより同期化し、上記比較器の
出力が反転したときに上記第二のスイツチを開閉
する信号を発生する同期化回路と、この同期化回
路の出力のうち一方の出力と上記クロツクパルス
発生器の出力とが二つの入力に接続された論理積
回路と、この論理積回路の出力が接続されたデイ
ジタル変換出力端子とを備えたアナログ・デイジ
タル変換回路において、上記変調信号は上記第一
のスイツチの被測定アナログ信号入力端子側に接
続され、上記第一のスイツチは、上記分周器の出
力により切り替えられる手段を備えたことを特徴
とする。
定アナログ信号入力端子と、クロツクパルス発生
器と、このクロツクパルス発生器の出力を受けて
系を動作させる変調信号を発生する分周器と、基
準抵抗器に接続された基準電圧入力端子とを備
え、上記変調信号は上記基準電圧より大きい振幅
の矩形波状であり、さらに、上記基準電圧、上記
変調信号および上記被測定アナログ信号の加算電
圧を積分する積分器と、この積分器の入力端子と
上記被測定アナログ信号の入力端子との間に設け
られ、この被測定アナログ信号を上記積分器の入
力端子に選択接続する第一のスイツチと、上記積
分器の入力端子と上記基準電圧入力端子との接続
を開閉する第二のスイツチと、上記積分器の出力
と零電位とを比較する比較器と、この比較器の出
力を一方の入力とし、上記クロツクパルス発生器
の出力を他方の入力とし、この比較器の出力をこ
のクロツクパルスにより同期化し、上記比較器の
出力が反転したときに上記第二のスイツチを開閉
する信号を発生する同期化回路と、この同期化回
路の出力のうち一方の出力と上記クロツクパルス
発生器の出力とが二つの入力に接続された論理積
回路と、この論理積回路の出力が接続されたデイ
ジタル変換出力端子とを備えたアナログ・デイジ
タル変換回路において、上記変調信号は上記第一
のスイツチの被測定アナログ信号入力端子側に接
続され、上記第一のスイツチは、上記分周器の出
力により切り替えられる手段を備えたことを特徴
とする。
本発明は、帰還形パルス幅変調によるアナロ
グ・デイジタル変換回路の積分器入力に入る入力
信号と、変調信号とを積分時間に同期させて切り
替え、二つの動作状態を作ることにより、入力電
圧に対する一次おくれ特性をなくし、同期クロツ
クの周波数を上げることなく、アナログ・デイジ
タル変換回路の応答を早くすることができる。す
なわち、アナログ・デイジタル変換が１変換毎に
終結し、前段の影響がないので入力に対する応答
は、アナログ・デイジタル変換開始の直前に変化
があつても影響がない即応型のアナログ・デイジ
タル変換回路を構成することができる。
グ・デイジタル変換回路の積分器入力に入る入力
信号と、変調信号とを積分時間に同期させて切り
替え、二つの動作状態を作ることにより、入力電
圧に対する一次おくれ特性をなくし、同期クロツ
クの周波数を上げることなく、アナログ・デイジ
タル変換回路の応答を早くすることができる。す
なわち、アナログ・デイジタル変換が１変換毎に
終結し、前段の影響がないので入力に対する応答
は、アナログ・デイジタル変換開始の直前に変化
があつても影響がない即応型のアナログ・デイジ
タル変換回路を構成することができる。
以下、本発明の実施例方式を図面に基づいて説
明する。
明する。
第１図は、帰還形パルス幅変調によるアナロ
グ・デイジタル変換回路の一実施例を示す回路構
成図である。
グ・デイジタル変換回路の一実施例を示す回路構
成図である。
第１図において、被測定アナログ信号EXが入
力される入力端子TM1は、入力抵抗器RXおよび
スイツチSW1を介して演算増幅器１の負入力端子
に接続される。演算増幅器１の負入力端子と出力
端子間には、キヤパシタC1が接続されて帰還回
路を形成している。演算増幅器１の正入力端子は
接地されている。したがつて、演算増幅器１とこ
れに付属する入力回路および帰還回路とで構成さ
れる回路は積分器２を形成する。同じく演算増幅
器１の負入力端子には、スイツチSW1を介して変
調信号電圧±EC、およびスイツチSW2を介して
基準電圧＋ESがそれぞれ印加される。ここで、ス
イツチSW2と基準電圧＋ESとの間に接続される抵
抗器RSは、積分器２に流入する電流を一定に保
つための基準抵抗器である。スイツチSW2は、例
えばFETを用いた電子スイツチが用いられる。
力される入力端子TM1は、入力抵抗器RXおよび
スイツチSW1を介して演算増幅器１の負入力端子
に接続される。演算増幅器１の負入力端子と出力
端子間には、キヤパシタC1が接続されて帰還回
路を形成している。演算増幅器１の正入力端子は
接地されている。したがつて、演算増幅器１とこ
れに付属する入力回路および帰還回路とで構成さ
れる回路は積分器２を形成する。同じく演算増幅
器１の負入力端子には、スイツチSW1を介して変
調信号電圧±EC、およびスイツチSW2を介して
基準電圧＋ESがそれぞれ印加される。ここで、ス
イツチSW2と基準電圧＋ESとの間に接続される抵
抗器RSは、積分器２に流入する電流を一定に保
つための基準抵抗器である。スイツチSW2は、例
えばFETを用いた電子スイツチが用いられる。
積分器２の出力は比較器３の負入力端子に接続
される。比較器３の正入力端子は接地される。し
たがつて、比較器３は積分器２の出力を零電位と
比較することになる。比較器３の出力は、Ｄ型フ
リツプフロツプ回路４のＤ入力端子に接続され
る。そのクロツク入力端子CKには、クロツクパ
ルス発生器５の出力クロツクφが接続される。Ｄ
型フリツプフロツプ回路４の出力がスイツチ
SW2の「オン・オフ」を制御する。ここで、Ｄ型
フリツプフロツプ回路４の出力が「Ｈ」のとき
スイツチSW2が「オン」になり、「Ｌ」のときス
イツチSW2が「オフ」になるものとする。なお、
Ｑ出力はＱ出力の反転出力である。Ｄ型フリツプ
フロツプ回路４のＱ出力は、論理積回路６の一方
の入力に接続される。他方の入力には、クロツク
パルス発生器５の出力クロツクφが印加される。
この論理積回路６の出力がアナログ・デイジタル
変換出力であり、出力端子TM2に出力される。
される。比較器３の正入力端子は接地される。し
たがつて、比較器３は積分器２の出力を零電位と
比較することになる。比較器３の出力は、Ｄ型フ
リツプフロツプ回路４のＤ入力端子に接続され
る。そのクロツク入力端子CKには、クロツクパ
ルス発生器５の出力クロツクφが接続される。Ｄ
型フリツプフロツプ回路４の出力がスイツチ
SW2の「オン・オフ」を制御する。ここで、Ｄ型
フリツプフロツプ回路４の出力が「Ｈ」のとき
スイツチSW2が「オン」になり、「Ｌ」のときス
イツチSW2が「オフ」になるものとする。なお、
Ｑ出力はＱ出力の反転出力である。Ｄ型フリツプ
フロツプ回路４のＱ出力は、論理積回路６の一方
の入力に接続される。他方の入力には、クロツク
パルス発生器５の出力クロツクφが印加される。
この論理積回路６の出力がアナログ・デイジタル
変換出力であり、出力端子TM2に出力される。
分周器７は、クロツクパルス発生器５の出力ク
ロツクφを分周して変調信号電圧±ECを発生す
る。分周器７の出力は、抵抗器RCを経て前述の
ようにスイツチSW1を介して積分器２に入力され
る。抵抗器RCとスイツチSW1との間には必要に
応じてキヤパシタC2が挿入される。分周器７か
らのスイツチ切替え信号INTが、スイツチSW1
の切り替えを制御し、例えばスイツチ切替え信号
INTが「Ｈ」のときに積分器２の入力には、被
測定アナログ信号EXおよび変調信号電圧±ECが
接続され、「Ｌ」のときに積分器２の入力は、被
測定アナログ信号EXおよび変調信号電圧±ECか
ら切り離される。
ロツクφを分周して変調信号電圧±ECを発生す
る。分周器７の出力は、抵抗器RCを経て前述の
ようにスイツチSW1を介して積分器２に入力され
る。抵抗器RCとスイツチSW1との間には必要に
応じてキヤパシタC2が挿入される。分周器７か
らのスイツチ切替え信号INTが、スイツチSW1
の切り替えを制御し、例えばスイツチ切替え信号
INTが「Ｈ」のときに積分器２の入力には、被
測定アナログ信号EXおよび変調信号電圧±ECが
接続され、「Ｌ」のときに積分器２の入力は、被
測定アナログ信号EXおよび変調信号電圧±ECか
ら切り離される。
入力端子TM1から被測定アナログ信号EXが入
力されると、積分器２は変調信号電圧±EC、基
準電圧±ESの他に被測定アナログ信号EXも含め
て積分動作を行う。
力されると、積分器２は変調信号電圧±EC、基
準電圧±ESの他に被測定アナログ信号EXも含め
て積分動作を行う。
スイツチSW1が積分器２の入力側にあるとき
は、通常の帰還形パルス幅変調によるアナログ・
デイジタル変換回路である。積分器２、比較器
３、Ｄ型フリツプフロツプ回路４およびスイツチ
SW2で閉ループを構成し、分周器７からの変調信
号電圧±ECの周波数に同期して入力に比例した
パルス幅をＱ出力端子から出力する。さらにスイ
ツチSW1を接地側にすると、＝「Ｈ」でキヤパ
シタC1に積分器出力V0が正となるチヤージが存
在すると、比較器３の出力が反転した次のクロツ
クφの立ち上がりまで、スイツチSW2が閉じてキ
ヤパシタC1を放電する方向に電流が流れる。
は、通常の帰還形パルス幅変調によるアナログ・
デイジタル変換回路である。積分器２、比較器
３、Ｄ型フリツプフロツプ回路４およびスイツチ
SW2で閉ループを構成し、分周器７からの変調信
号電圧±ECの周波数に同期して入力に比例した
パルス幅をＱ出力端子から出力する。さらにスイ
ツチSW1を接地側にすると、＝「Ｈ」でキヤパ
シタC1に積分器出力V0が正となるチヤージが存
在すると、比較器３の出力が反転した次のクロツ
クφの立ち上がりまで、スイツチSW2が閉じてキ
ヤパシタC1を放電する方向に電流が流れる。
第２図は、本実施例回路の動作を説明するタイ
ムチヤートである。第２図において、INTがス
イツチ切替え信号、±ECが変調信号電圧、EXが被
測定アナログ信号、V0が積分器出力、ＱがＤ型
フリツプフロツプ回路のＱ出力の波形を示す。積
分器２の負入力端子には、スイツチ切替え信号
INTが「Ｈ」の間、被測定アナログ信号EXと変
調信号電圧±ECとが印加される。
ムチヤートである。第２図において、INTがス
イツチ切替え信号、±ECが変調信号電圧、EXが被
測定アナログ信号、V0が積分器出力、ＱがＤ型
フリツプフロツプ回路のＱ出力の波形を示す。積
分器２の負入力端子には、スイツチ切替え信号
INTが「Ｈ」の間、被測定アナログ信号EXと変
調信号電圧±ECとが印加される。
スイツチ切替え信号INTが「Ｈ」で、回路は
帰還形パルス幅変調によるアナログ・デイジタル
変換回路になるので、Ｄ型フリツプフロツプ回路
４の出力によりスイツチSW2が「オン」し、変
調信号電圧±ECに同期して被測定アナログ信号
EXに比例した出力Ｑを出す。このとき、変調信
号電圧±ECと被測定アナログ信号EXとが積分器
２にステツプ状に入力されるので、系の一次おく
れ特性により、波形全体がゆつくりした立ち上が
りで落ち着いてゆく。このときのＱ出力のパルス
幅は、正確にクロツクφの整数倍（Ａ倍）になつ
ている。
帰還形パルス幅変調によるアナログ・デイジタル
変換回路になるので、Ｄ型フリツプフロツプ回路
４の出力によりスイツチSW2が「オン」し、変
調信号電圧±ECに同期して被測定アナログ信号
EXに比例した出力Ｑを出す。このとき、変調信
号電圧±ECと被測定アナログ信号EXとが積分器
２にステツプ状に入力されるので、系の一次おく
れ特性により、波形全体がゆつくりした立ち上が
りで落ち着いてゆく。このときのＱ出力のパルス
幅は、正確にクロツクφの整数倍（Ａ倍）になつ
ている。
次に、変調信号電圧±ECと同期させてスイツ
チ切替え信号INTを「Ｌ」にすると、スイツチ
SW1が接地側に切り替えられ、積分器２の入力に
は変調信号電圧±ECも被測定アナログ信号EXも
入力されなくなる。また、積分器２の出力V0は
「＋」になり、キヤパシタC1にチヤージされたま
まの状態になり、Ｄ型フリツプフロツプ回路４の
Ｑ出力は「Ｈ」となる。したがつて、スイツチ
SW2は「オン」のままとなり、積分器２の入力に
基準電圧±ESが印加され、積分器出力V0は「０」
の方向に向かつてゆく、積分器出力V0が「０」
をクロスすると、比較器３が反転して次のクロツ
クφの立ち上がりでφ出力が「Ｌ」になる。した
がつて、スイツチSW2がオフになり閉ループ動作
は止まる。
チ切替え信号INTを「Ｌ」にすると、スイツチ
SW1が接地側に切り替えられ、積分器２の入力に
は変調信号電圧±ECも被測定アナログ信号EXも
入力されなくなる。また、積分器２の出力V0は
「＋」になり、キヤパシタC1にチヤージされたま
まの状態になり、Ｄ型フリツプフロツプ回路４の
Ｑ出力は「Ｈ」となる。したがつて、スイツチ
SW2は「オン」のままとなり、積分器２の入力に
基準電圧±ESが印加され、積分器出力V0は「０」
の方向に向かつてゆく、積分器出力V0が「０」
をクロスすると、比較器３が反転して次のクロツ
クφの立ち上がりでφ出力が「Ｌ」になる。した
がつて、スイツチSW2がオフになり閉ループ動作
は止まる。
このとき、積分器出力V0はほとんど「０」に
なり、次のアナログ・デイジタル変換も「０」か
ら開始することができる。このスイツチ切替え信
号INTが「Ｌ」になり、スイツチSW2が「オフ」
になるまでの時間もクロツクφの整数倍（Ｂ倍）
となる。したがつて、 ∫INT（EX／RX＋EC／RC）dt ＝∫A〓（ES／RS）dt ＋∫B〓（ES／RS）dt ∫INT（EC／RC）dt＝０ ∴∫INT（EX／RX）dt ＝∫A〓（ES／RS）dt ＋∫B〓（ES／RS）dt ∴Ii∝Ａ＋Ｂ となり、ＡとＢとを計数することにより入力電圧
を求めることができる。
なり、次のアナログ・デイジタル変換も「０」か
ら開始することができる。このスイツチ切替え信
号INTが「Ｌ」になり、スイツチSW2が「オフ」
になるまでの時間もクロツクφの整数倍（Ｂ倍）
となる。したがつて、 ∫INT（EX／RX＋EC／RC）dt ＝∫A〓（ES／RS）dt ＋∫B〓（ES／RS）dt ∫INT（EC／RC）dt＝０ ∴∫INT（EX／RX）dt ＝∫A〓（ES／RS）dt ＋∫B〓（ES／RS）dt ∴Ii∝Ａ＋Ｂ となり、ＡとＢとを計数することにより入力電圧
を求めることができる。
実際には、Ｑ出力がＡ＋Ｂになつているので、
Ｑ出力の時間幅を測定すればよく、そこでＱ出力
とクロツクφとの論理積をとつて計数することに
より、Ｑ出力のパルス幅を測定することができ
る。
Ｑ出力の時間幅を測定すればよく、そこでＱ出力
とクロツクφとの論理積をとつて計数することに
より、Ｑ出力のパルス幅を測定することができ
る。
入力抵抗器RXは、被測定アナログ信号EXの電
圧電流変換回路として機能し、したがつて演算増
幅器などによる能動素子を用いるても本発明を実
施することができる。
圧電流変換回路として機能し、したがつて演算増
幅器などによる能動素子を用いるても本発明を実
施することができる。
〔発明の効果〕
本発明のアナログ・デイジタル変換回路は、ク
ロツク周波数を高くすることなく、その応答特性
が高速化される。したがつて、計測機器に応用す
る場合のオートゼロ、オートキヤリブレーシヨン
が容易になり、また入力がステツプ状に変化する
スキヤナへの応用も可能になる。
ロツク周波数を高くすることなく、その応答特性
が高速化される。したがつて、計測機器に応用す
る場合のオートゼロ、オートキヤリブレーシヨン
が容易になり、また入力がステツプ状に変化する
スキヤナへの応用も可能になる。
本発明の同期クロツクの周波数は、積分時間中
に数回納まる程度の低い周波数でよく、したがつ
て、積分器は特に高域特性の優れたものでなくて
も十分であるので、アナログ・デイジタル変換回
路の高速化を容易にすることができる。
に数回納まる程度の低い周波数でよく、したがつ
て、積分器は特に高域特性の優れたものでなくて
も十分であるので、アナログ・デイジタル変換回
路の高速化を容易にすることができる。
第１図は本発明の一実施例を示すブロツク構成
図。第２図は本発明回路の動作を説明するタイム
チヤート。 １……演算増幅器、２……積分器、３……比較
器、４……Ｄ型フリツプフロツプ回路、５……ク
ロツクパルス発生器、６……論理積回路、７……
分周器、TM1……入力端子、TM2……出力端子、
SW1，SW2……スイツチ、EX……被測定アナロ
グ信号、＋ES……基準電圧、±EC……変調信号電
圧、INT……スイツチ切替え信号、V0……積分
器出力。
図。第２図は本発明回路の動作を説明するタイム
チヤート。 １……演算増幅器、２……積分器、３……比較
器、４……Ｄ型フリツプフロツプ回路、５……ク
ロツクパルス発生器、６……論理積回路、７……
分周器、TM1……入力端子、TM2……出力端子、
SW1，SW2……スイツチ、EX……被測定アナロ
グ信号、＋ES……基準電圧、±EC……変調信号電
圧、INT……スイツチ切替え信号、V0……積分
器出力。
Claims (1)
- 【特許請求の範囲】 １ 被測定アナログ信号入力端子と、 クロツクパルス発生器と、 このクロツクパルス発生器の出力を受けて系を
動作させる変調信号を発生する分周器と、 基準抵抗器に接続された基準電圧入力端子とを
備え、 上記変調信号は上記基準電圧より大きい振幅の
矩形波状であり、 さらに、上記基準電圧、上記変調信号および上
記被測定アナログ信号の加算電圧を積分する積分
器と、 この積分器の入力端子と上記被測定アナログ信
号の入力端子との間に設けられ、この被測定アナ
ログ信号を上記積分器の入力端子に選択接続する
第一のスイツチと、 上記積分器の入力端子と上記基準電圧入力端子
との接続を開閉する第二のスイツチと、 上記積分器の出力と零電位とを比較する比較器
と、 この比較器の出力を一方の入力とし、上記クロ
ツクパルス発生器の出力を他方の入力とし、この
比較器の出力をこのクロツクパルスにより同期化
し、上記比較器の出力が反転したときに上記第二
のスイツチを開閉する信号を発生する同期化回路
と、 この同期化回路の出力のうち一方の出力と上記
クロツクパルス発生器の出力とが二つの入力に接
続された論理積回路と、 この論理積回路の出力が接続されたデイジタル
変換出力端子と を備えたアナログ・デイジタル変換回路におい
て、 上記変調信号は上記第一のスイツチの被測定ア
ナログ信号入力端子側に接続され、 上記第一のスイツチは、上記分周器の出力によ
り切り替えられる手段 を備えたことを特徴とするアナログ・デイジタル
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23779984A JPS61116422A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23779984A JPS61116422A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116422A JPS61116422A (ja) | 1986-06-03 |
| JPS648494B2 true JPS648494B2 (ja) | 1989-02-14 |
Family
ID=17020589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23779984A Granted JPS61116422A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116422A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219320A (ja) * | 1989-02-20 | 1990-08-31 | Yokogawa Electric Corp | Ａ／ｄ変換器 |
| CN101770560B (zh) | 2008-12-31 | 2013-04-24 | 南方医科大学 | 模拟生物神经元信息处理机制的信息处理方法及装置 |
| CN101771412B (zh) | 2008-12-31 | 2013-01-02 | 南方医科大学 | 基于神经元工作原理的模数转换方法及装置 |
| JP6723133B2 (ja) | 2016-10-04 | 2020-07-15 | 日立オートモティブシステムズ株式会社 | アンテナ、センサ及び車載システム |
-
1984
- 1984-11-12 JP JP23779984A patent/JPS61116422A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116422A (ja) | 1986-06-03 |
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