JPS648752U - - Google Patents

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JPS648752U
JPS648752U JP10369887U JP10369887U JPS648752U JP S648752 U JPS648752 U JP S648752U JP 10369887 U JP10369887 U JP 10369887U JP 10369887 U JP10369887 U JP 10369887U JP S648752 U JPS648752 U JP S648752U
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
    • H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【図面の簡単な説明】
第１図ａはこの考案の第１の実施例を説明する
ための回路図、第１図ｂはその構成を示す側面図
、第１図ｃはこの考案の第２の実施例を説明する
ための回路図、第１図ｄはその構成を示す側面図
、第２図ａは従来のこの種の複合半導体装置の回
路図、第２図ｂはその構成を示す平面図、第２図
ｃはその側面図である。 １……金属基板、７……切欠部、Ｑ１〜Ｑｎ…
…ＭＯＳ ＦＥＴチツプ、Ｓ……ソース端子、Ｄ
……ドレイン端子、Ｇ……ゲート端子、Ｆ……フ
ライホイール・ダイオード。

Claims (1)

    【実用新案登録請求の範囲】
  1. 金属基板上に絶縁層を介して複数個のＭＯＳ
    ＦＥＴチツプが固着され、ドレン電極、ソース電
    極およびゲート電極のそれぞれが外部導出用のド
    レン端子、ソース端子およびゲート端子に接続さ
    れＭＯＳ ＦＥＴチツプが並列接続されるととも
    に、ドレイン端子−ソース端子間にフライホイー
    ル・ダイオードを備えた複合半導体装置において
    、前記ソース端子の外部接続部から前記フライホ
    イール・ダイオードのアノード側に至る最短電流
    経路内に、前記ソース電極の接続部が存在しない
    ことを特徴とする複合半導体装置。
JP10369887U 1987-07-07 1987-07-07 Expired - Lifetime JPH0526767Y2 (ja)

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JP10369887U JPH0526767Y2 (ja) 1987-07-07 1987-07-07

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JPS648752U true JPS648752U (ja) 1989-01-18
JPH0526767Y2 JPH0526767Y2 (ja) 1993-07-07

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