JPS648875U - - Google Patents
Info
- Publication number
- JPS648875U JPS648875U JP10325587U JP10325587U JPS648875U JP S648875 U JPS648875 U JP S648875U JP 10325587 U JP10325587 U JP 10325587U JP 10325587 U JP10325587 U JP 10325587U JP S648875 U JPS648875 U JP S648875U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- terminal
- flop circuit
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 7
Landscapes
- Synchronizing For Television (AREA)
Description
第１図は、本考案判定回路図、第２図ａは、同
上における奇数フイールドの垂直同期信号と水平
同期信号の各微分波形を示す図、第２図ｂは、同
上偶数フイールドの垂直同期信号と水平同期信号
の各微分波形を示す図、第３図ａは、本考案判定
回路の各部における奇数フイールド時の信号波形
を示す図、第３図ｂは、同上判定回路の各部にお
ける偶数フイールド時の信号波形を示す図、第４
図は、従来の判定回路を示す図、第５図ａは、同
上における判定回路に入力される垂直同期信号と
水平同期信号の各微分波形を示す図、第５図ｂは
、同上回路の各部における奇数フイールド時の信
号波形を示す図、第５図ｃは、同上回路の各部に
おける偶数フイールドの信号波形を示す図である
。 １，６……フリツプフロツプ回路、２，３，４
……ＡＮＤ回路。
上における奇数フイールドの垂直同期信号と水平
同期信号の各微分波形を示す図、第２図ｂは、同
上偶数フイールドの垂直同期信号と水平同期信号
の各微分波形を示す図、第３図ａは、本考案判定
回路の各部における奇数フイールド時の信号波形
を示す図、第３図ｂは、同上判定回路の各部にお
ける偶数フイールド時の信号波形を示す図、第４
図は、従来の判定回路を示す図、第５図ａは、同
上における判定回路に入力される垂直同期信号と
水平同期信号の各微分波形を示す図、第５図ｂは
、同上回路の各部における奇数フイールド時の信
号波形を示す図、第５図ｃは、同上回路の各部に
おける偶数フイールドの信号波形を示す図である
。 １，６……フリツプフロツプ回路、２，３，４
……ＡＮＤ回路。
補正 昭６２．８．２０
実用新案登録請求の範囲を次のように補正する
。
。
【実用新案登録請求の範囲】
一つのフリツプフロツプ回路１と、該フリツプ
フロツプ回路１の端子Ｑからの出力と垂直同期信
号ＭＶとの論理積を取るＡＮＤ回路２と、該ＡＮ
Ｄ回路の出力端に入力端子Ｄを接続した他フリツ
プフロツプ回路６と、該フリツプフロツプ回路６
の端子ＣＫに水平同期信号ＭＨと垂直同期信号Ｍ
Ｖの論理積を入力するＡＮＤ回路４と、垂直同期
信号ＭＶと前記フリツプフロツプ回路１の端子
から出力との論理積をフリツプフロツプ回路６の
クリヤー端子ＣＬに入力するＡＮＤ回路３とから
なることを特徴とするカラーテレビのフイールド
判定回路。
フロツプ回路１の端子Ｑからの出力と垂直同期信
号ＭＶとの論理積を取るＡＮＤ回路２と、該ＡＮ
Ｄ回路の出力端に入力端子Ｄを接続した他フリツ
プフロツプ回路６と、該フリツプフロツプ回路６
の端子ＣＫに水平同期信号ＭＨと垂直同期信号Ｍ
Ｖの論理積を入力するＡＮＤ回路４と、垂直同期
信号ＭＶと前記フリツプフロツプ回路１の端子
から出力との論理積をフリツプフロツプ回路６の
クリヤー端子ＣＬに入力するＡＮＤ回路３とから
なることを特徴とするカラーテレビのフイールド
判定回路。
Claims (1)
- 一つのフリツプフロツプ回路１と、該フリツプ
フロツプ回路１の端子Ｑからの出力と垂直同期信
号ＭＶとの論理積を取るＡＮＤ回路２と、該ＡＮ
Ｄ回路の出力端に入力端子Ｄを接続した他フリツ
プフロツプ回路６と、該フリツプフロツプ回路６
の端子ＣＫに水平同期信号ＭＨと垂直同期信号Ｍ
Ｖの論理積を入力するＡＮＤ回路４と、垂直同期
信号ＭＶと前記フリツプフロツプ回路１の端子Ｑ
から出力との論理積をフリツプフロツプ回路６の
クリヤー端子ＣＬに入力するＡＮＤ回路３とから
なることを特徴とするカラーテレビのフイールド
判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325587U JPH0543565Y2 (ja) | 1987-07-03 | 1987-07-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325587U JPH0543565Y2 (ja) | 1987-07-03 | 1987-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS648875U true JPS648875U (ja) | 1989-01-18 |
| JPH0543565Y2 JPH0543565Y2 (ja) | 1993-11-02 |
Family
ID=31333918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325587U Expired - Lifetime JPH0543565Y2 (ja) | 1987-07-03 | 1987-07-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0543565Y2 (ja) |
-
1987
- 1987-07-03 JP JP10325587U patent/JPH0543565Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0543565Y2 (ja) | 1993-11-02 |
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