JPS649734B2 - - Google Patents

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JPS649734B2
JPS649734B2 JP56213989A JP21398981A JPS649734B2 JP S649734 B2 JPS649734 B2 JP S649734B2 JP 56213989 A JP56213989 A JP 56213989A JP 21398981 A JP21398981 A JP 21398981A JP S649734 B2 JPS649734 B2 JP S649734B2
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JP
Japan
Prior art keywords
package
semiconductor chip
pads
wire
semiconductor
Prior art date
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Expired
Application number
JP56213989A
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English (en)
Other versions
JPS58114444A (ja
Inventor
Hidehiko Akasaki
Takehisa Tsujimura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS58114444A publication Critical patent/JPS58114444A/ja
Publication of JPS649734B2 publication Critical patent/JPS649734B2/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
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  • Die Bonding (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はセラミツクパツケージを有する半導体
装置の改良に関する。
(2) 技術の背景 半導体装置は通常第１図に示すように半導体チ
ツプをセラミツクパツケージ内に気密封止する構
成となつている。図において１ａ，１ｂ，１ｃは
半導体チツプ、２ａ，２ｂ，２ｃはベース部材２
１とふた部材２２とが接着層を介して気密に固着
されたセラミツクパツケージ、３は一端がセラミ
ツクパツケージ２内に固着され、但端がセラミツ
クパツケージ外に引き出された複数個のリード片
（第１図ａのみ図示、他は省略）、４は半導体チツ
プ１のボンデイングパツドとリード片３とを電気
的に接続するボンデイングワイヤである。
このような半導体装置は、半導体チツプ１ａ，
１ｂ，１ｃのサイズが異るとそれに適合する第１
図ａ，ｂ，ｃに示すような各種形状のセラミツク
パツケージ２ａ，２ｂ，２ｃが用いられている。
しかし最近の半導体チツプサイズの多様化に対処
するためにセラミツクパツケージを改良し、半導
体のチツプサイズが異つても搭載可能で高信頼性
なセラミツクパツケージの実現が要望されてい
る。
(3) 従来技術と問題点 従来のセラミツクパツケージ２ａ，２ｂ，２ｃ
では、チツプサイズの小さな半導体チツプ１ａを
大きなセラミツクパツケージ２ｃに搭載するとボ
ンデイングワイヤ４の空間に張られる長さが長く
なり、ワイヤ間の接触やワイヤのたれ下りによる
シヨート事故が発生し易くなる欠点があつた。
(4) 発明の目的 本発明は上記従来の欠点を解消し、標準化され
た一種類のパツケージにより、多種類の半導体チ
ツプの搭載を可能とすることを目的とする。
(5) 考案の構成 そしてこの目的は、本発明によればパツケージ
内凹部に配置した半導体チツプ上の複数の電極を
前記パツケージ端部の対応する導電部材のパツド
にワイヤボンデイングして成る半導体装置におい
て、前記凹部内の中央部分に配設され前記半導体
チツプが固着されるダイアタツチ部と、前記ダイ
アタツチ部と前記パツケージ端部のパツドとの間
の前記凹部内に、前記パツケージ端部のパツドに
沿つて複数列状に複数個配列された補助パツドと
を有し、前記半導体チツプが前記複数列状に複数
個配列された補助パツドの内側の列状に複数個配
列された補助パツド上に配設でき、且つ前記半導
体チツプ上の複数の電極と前記パツケージ端部の
対応する導電部材のパツドとがそれぞれ外側の列
状に複数個配列された補助パツドを介してワイヤ
ボンデイングできるように構成されて成ることを
特徴とする半導体装置を提供することによつて達
成される。
(6) 発明の実施例 以下本発明の実施例を図面によつて詳述する。
第２図は本発明によるパツケージのベース部材
２１と搭載した半導体チツプ１とを示す断面図で
あり、第３図はそのベース部材２１の上面図であ
る。
第２図は最大チツプサイズに適合する凹部２１
１を有するパツケージのベース部材２１を示して
いる。チツプサイズが小さい場合を示す第２図ａ
では、半導体チツプ１のボンデイングパツドから
リード片へのボンデイングワイヤ４はベース部材
２１の凹部に配設されたワイヤボンデイング補助
パツド６を最短距離で結びながら配線されてい
る。補助パツド６を使用するため空間に張られる
１本当りのワイヤの長さを短くすることができワ
イヤ間やワイヤのたれ下りによるシヨート事故を
無くすることが可能となる。
第３図に示した実施例はワイヤボンデイング補
助パツド６を各辺に２列配設したものである。
図において３１はパツケージに固着されたリー
ド片のボンデイングパツドであり、５は半導体チ
ツプ１をパツケージに固着するダイアタツチ部を
示している。各辺に２列配設した補助パツド６は
リード片のボンデイングパツド３１の数と同数で
あるが、これに制限されるものではない。また第
２図ｂのような半導体チツプ１の場合には補助パ
ツド６１はパツケージ凹部２１１の中央部に配設
されたダイアタツチ部５と同様にダイアタツチと
することが可能である。
なお本発明はパツケージの実装方法、例えば
DIP（Dual in package）、FP（Flat Package）、
PAP（Pin array package）、LCC（Leadless
chip carrier）などの方法のいづれにも適用可能
である。
(7) 発明の効果 本発明により従来１種類のパツケージにより搭
載可能な半導体チツプサイズの許容幅は最大約２
mm程度であつたが、これを３倍以上に拡大するこ
とができパツケージ種類の標準化による統一が可
能となり、またシヨート事故が無くなるため高い
信頼性が得られる効果を有する。
【図面の簡単な説明】
第１図は従来技術を説明するためのパツケージ
断面図、第２図は本発明によるパツケージ断面
図、第３図は本発明によるパツケージベース部の
上面図を示している。 図において、１，１ａ，１ｂ，１ｃは半導体チ
ツプ、２，２ａ，２ｂ，２ｃはパツケージ、２１
はパツケージベース部材、２２はパツケージふた
部材、２１１はパツケージ凹部、３はリード片、
３１はリード片のボンデイングパツド、４はボン
デイングワイヤ、５はダイアタツチ部、６，６
１，６２は補助パツドを示している。

Claims (1)

  1. 【特許請求の範囲】 １ パツケージ内凹部に配置した半導体チツプ上
    の複数の電極を前記パツケージ端部の対応する導
    電部材のパツドにワイヤボンデイングして成る半
    導体装置において、 前記凹部内の中央部分に配設され前記半導体チ
    ツプが固着されるダイアタツチ部と、 前記ダイアタツチ部と前記パツケージ端部のパ
    ツドとの間の前記凹部内に、前記パツケージ端部
    のパツドに沿つて複数列状に複数個配列された補
    助パツドとを有し、 前記半導体チツプが前記複数列状に複数個配列
    された補助パツドの内側の列状に複数個配列され
    た補助パツド上に配設でき、且つ前記半導体チツ
    プ上の複数の電極と前記パツケージ端部の対応す
    る導電部材のパツドとがそれぞれ外側の列状に複
    数個配列された補助パツドを介してワイヤボンデ
    イングできるように構成されて成ることを特徴と
    する半導体装置。
JP56213989A 1981-12-26 1981-12-26 半導体装置 Granted JPS58114444A (ja)

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JP56213989A JPS58114444A (ja) 1981-12-26 1981-12-26 半導体装置

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JP56213989A JPS58114444A (ja) 1981-12-26 1981-12-26 半導体装置

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Publication Number Publication Date
JPS58114444A JPS58114444A (ja) 1983-07-07
JPS649734B2 true JPS649734B2 (ja) 1989-02-20

Family

ID=16648405

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JP56213989A Granted JPS58114444A (ja) 1981-12-26 1981-12-26 半導体装置

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02196448A (ja) * 1989-01-25 1990-08-03 Nec Corp 半導体装置
KR950012290B1 (ko) * 1993-05-14 1995-10-16 삼성전자주식회사 메모리 모듈

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53108369A (en) * 1977-03-04 1978-09-21 Hitachi Ltd Electronic components

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JPS58114444A (ja) 1983-07-07

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