JPWO2003003473A1 - 不揮発性半導体記憶素子及び半導体記憶装置 - Google Patents
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Abstract
本願発明の代表的な形態は、基板と、前記基板の表面部に有するソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間の基板の表面部に有するチャネル領域と、前記チャネル領域を覆って形成された絶縁膜と、前記絶縁膜の上部に形成されたゲート電極とを少なくとも有し、前記絶縁膜は電荷蓄積部を構成し、且つ前記絶縁膜のトラップ準位は、絶縁膜形成手段に加えてトラップ準位形成手段を要して形成された不揮発性半導体記憶素子である。更には、ゲート絶縁物中トラップに電荷を捕獲することで記憶を保持する不揮発性メモリにおいて、エンハンスメントトランジスタを用いることで記憶特性のバラツキを抑えることが出来る。こうして、安価で高歩留な不揮発性メモリを提供することが出来る。
Description
技術分野
本願発明は不揮発性半導体記憶素子及び半導体記憶装置に関するものである。
背景技術
現在量産されている不揮発性半導体記憶装置は、基板と制御ゲートの間に浮遊ゲートを有するフラッシュメモリが主である。しかし、フラッシュメモリには浮遊ゲートが必要なことから構造が複雑になり、そのため生産コストの低減が難しい。この構造の複雑さは、高い生産歩留を得るという観点からも不利である。又、昨今の携帯機器への不揮発性半導体記憶装置適用にあたり、低電力化および低駆動電圧化が求められる。しかし、この観点に対しては、フラッシュメモリは浮遊ゲートの上下に２層のゲート絶縁膜が重なった構造なので、その書換には２０Ｖ程度の高電圧が必要になり不利である。
前記フラッシュメモリに対し、浮遊ゲートを必要としない金属−酸化物−窒化物−酸化物−半導体（以後、「ＭＯＮＯＳ」と記す）構造のトランジスタを記憶部とする不揮発性半導体記憶装置がある。こうしたＭＯＮＯＳ構造の半導体記憶装置は浮遊ゲートを有さないので、構造が単純である。
一方で、前記の２不揮発性半導体記憶装置に対し、金属−酸化物−半導体（以後「ＭＯＳ」と記す）構造での不揮発性半導体記憶装置が提案されている。こうした例は、例えば、日本国、特許公開公報、特開平４−１３４８７０号および特開平５−１２１７６５号などに見られる。当該不揮発性半導体記憶装置では、酸化物中に電荷を捕獲することで不揮発性の記憶を実現している。こうした不揮発性半導体記憶装置は、記憶素子を周辺回路と同様の工程で作製できるため、前記２不揮発性半導体記憶装置に比べ安価に作製できる。
しかしながら、ＭＯＳ構造の不揮発性半導体記憶装置では、酸化膜中のトラップを電荷保持サイトにするため、保持電荷量の制御が難しい。例えば、半導体記憶装置を２値方式で用いる際、その記憶状態において、しきい電圧の絶対値が低い方の状態（以後「低Ｖｔｈ状態」と記す）で必要以上にしきい電圧が下がると読み出し不良の原因となる。
一方で、同様の問題が生じると考えられるＭＯＮＯＳ型の不揮発性半導体記憶装置では、メモリトランジスタ毎にエンハンスメントトランジスタを形成し読み出し不良を防ぐ技術が発明されている、こうした例は、例えば、日本国、特許公開公報、特開平６−２３２４１６号である。
発明の開示
本願発明は、しきい電圧のバラツキの影響が軽減されたＭＯＳ型の不揮発性半導体記憶素子及びこれを用いた不揮発性半導体記憶装置を提供する。特に、本願発明は、そもそものしきい電圧バラツキの原因である酸化膜中トラップ（ｔｒａｐ）の制御法を提供する。更に、本願発明は不揮発性半導体記憶装置のしきい電圧のバラツキの影響をなくす為の手法として、エンハンスメントトランジスタを簡便に作製する方法を提供する。
まず、安定な記憶動作を行い得るＭＯＳ型の不揮発性半導体記憶素子について説明する。
本願発明の第１の形態は、基板と、前記基板の表面部に有するソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間の基板の表面部に有するチャネル領域と、前記チャネル領域を覆って形成された絶縁膜と、前記絶縁膜の上部に形成されたゲート電極とを少なくとも有し、前記絶縁膜は電荷蓄積部を構成し、且つ前記絶縁膜のトラップ準位は、絶縁膜形成手段に加えてトラップ準位形成手段を要して形成された不揮発性半導体記憶素子である。
更に、本願発明を別な観点で言及すれば次のようにいうことが出来る。即ち、本願発明の第２の形態は、基板と、前記基板の表面部に有するソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間の基板の表面部に有するチャネル領域と、前記チャネル領域を覆って形成された絶縁膜と、前記絶縁膜の上部に形成されたゲート電極とを少なくとも有し、前記絶縁膜は電荷蓄積部を構成し、且つ前記絶縁膜のトラップ準位が、少なくとも通例の絶縁膜としての熱酸化膜に形成されるトラップ準位の数より大きい不揮発性半導体記憶素子である。又、言い換えれば、記憶部のトランジスタのチャネル領域を覆って形成された絶縁膜のトラップ準位が、当該半導体記憶装置が有する周辺回路部のトランジスタのチャネル領域を覆って形成された絶縁膜が有するトラップ準位の数より大きくなっている。
第１５図は本願発明の半導体記憶素子の基本構成を示す。符号５０が基板、５１、５２がソース及びドレイン、５３が絶縁膜、５４がトラップ、５５がゲート電極、５６はトラップ準位に捕獲されたキャリアを模式的に示している。
前述の不揮発性半導体記憶素子の基本動作は次の通りである。即ち、ＭＯＳ型電界効果型トランジスタのゲート絶縁膜中に形成されたキャリアのトラップ（捕獲）準位に、当該電界効果型トランジスタの基板と同導電型のキャリアをトラップさせることにより、前記電界効果型トランジスタの基板と前記ゲート絶縁膜との界面に、トラップされたキャリアと逆導電型のキャリアが誘起される。このため、当該電界効果型トランジスタのしきい電圧が低下する。又、逆に、当該電界効果型トランジスタの基板と逆導電型のキャリアをトラップさせることにより、前記電界効果型トランジスタの基板と前記ゲート絶縁膜との界面に、トラップされたキャリアと同導電型のキャリアが誘起される。このため、当該電界効果型トランジスタのしきい電圧が上昇する。このようにして、捕獲されるキャリアの有無によって、複数のしきい電圧を実現することができる。従って、所望のゲート電圧において電流駆動力の相違を利用することによって情報を記憶することが可能となる。又、当該電界効果型トランジスタのゲート電極にバイアスを印加することによって、当該ゲート絶縁膜内にトラップされたキャリアをトラップ準位より放出させ、消去することが出来る。こうして、電気的に情報の書き込み及び消去が可能な半導体記憶素子を実現することが出来る。
前記絶縁膜は多くの場合シリコン酸化膜、シリコン窒化膜、あるいはこれらの複合膜などが用いられる。本願発明においては、これらの膜が通例形成される絶縁膜の状態よりも多いトラップ準位を有していることが肝要である。こうして、いわゆるゲート絶縁膜中に、所望のキャリアを捕獲し、いわゆる不揮発性記憶素子を十分安定に動作せしめることが出来る。即ち、所望のキャリアを前記トラップ準位に捕獲させ、所望の情報を記憶させる。本願発明は、不揮発性記憶素子ではあるが、いわゆるフローティングゲートを新たに要しない。尚、情報の読み出しなどの基本動作はこれまでの不揮発性半導体記憶素子と同様であるので、詳細な説明は省略する。
前記絶縁膜形成手段に加えるトラップ準位形成手段として次のような方法をあげることが出来る。
（１）不揮発性半導体記憶装置を通例の方法によって制作した後、当該記憶装置のゲート電極にトンネル電流が発生する電圧、即ち電気的ストレスを印加し、トラップ準位を積極的に形成する。この場合、当該絶縁膜に生成されるトラップ密度が飽和する注入電荷量に相当する、いわゆる電気的ストレスとなすのが好都合である。この電圧印加は、ゲート電極が負電位の方が好ましい。こうした高バイアスストレスを印加しておくことで、ＭＯＳ型不揮発性メモリに必要なトラップを作りこむことが可能であるが、母体となる絶縁膜は各種のものを用いることが出来る。その代表的な例を（２）に例示する。
（２）ゲート絶縁膜を形成する際、複数回に分けて絶縁膜の形成する。複数の絶縁膜形成工程を用いることで、わけても、これらの層間にトラップ準位が導入される。結果として、ゲート絶縁膜内に、一工程での絶縁膜の形成よりも多くのトラップ準位を導入することが出来る。
更に、前記の複数工程での絶縁膜形成として、複数の異なる製造方法を用いることも出来る。例えば、熱酸化膜を形成し、この上にＣＶＤ法による酸化膜を形成することでも、一工程での絶縁膜の形成よりも多くのトラップ準位を導入することが出来る。
（３）前記（１）と（２）の方法を組み合わせて用いる。この方法がより有効に、所望個所にトラップ準位を導入することが可能である。更に、本願発明の形態は、形成されるトラップ準位の位置、即ち、当該基板界面からの距離を制御することが可能である。同じ電荷量に対しても、トラップされる位置によって、しきい電圧の変化量が異なる。従って、要請される特性に応じて、形成されるトラップ準位の位置を制御することが好ましい。
次に、不揮発性半導体記憶装置のより高性能化を狙った諸形態を説明する。
本願発明の不揮発性半導体記憶装置の代表的な例は、当該不揮発性半導体記憶装置が少なくともメモリトランジスタ部とエンハンスメントトランジスタ部とで構成された例である。
本願発明の不揮発性半導体記憶装置の第１の形態は、ゲート酸化膜の二水準化である。即ち、ゲート酸化膜を、ソース領域の対応位置からドレイン領域対応位置に至る途中に、その膜厚を変化させるのである。
本願発明の不揮発性半導体記憶装置の代表的な第２の例は、少なくともメモリトランジスタ部とエンハンスメントトランジスタ部の各ソース及びドレインを共通に構成する形態である。
即ち、エンハンスメントトランジスタは、メモリセル中のメモリトランジスタの低いＶｔｈと高いＶｔｈ状態の間のしきい電圧を有し、当該しきい電圧がメモリセルの書き換えに対し安定であるトランジスタである。そして、メモリトランジスタのソース（またはドレイン）に、当該エンハンスメントトランジスタのドレイン（またはソース）を接続することで、メモリトランジスタの低Ｖｔｈ状態でのＶｔｈバラツキに起因する読み出し不良を防ぐ役割を果す。
こうした状態をＭＯＳ型不揮発性メモリで実現するには、第１図に示すようにゲート酸化膜厚がソースからドレインに至る途中で変化する２種膜厚を実現すればよい。第１図において、１はゲート電極、２は半導体基板、３はソース、４はドレイン、５と６は２種膜厚のゲート酸化膜で、５が薄膜部、６が厚膜部で、７は層間絶縁物である。第１図の構造の場合、ソースとドレインを入替えてもよい。第１図の構造はゲート酸化膜が２種であることで、第２図の等価回路に示すように、しきい電圧の異なる２種のトランジスタをソースとドレインで接合した構造が実現する。当該トランジスタのゲートに、ゲート酸化膜の薄膜部５のゲート電極と基板間にはトンネル電流が流れ、厚膜部６のゲート電極と基板間にはトンネル電流が流れないようなバイアスを印加すると、薄膜部５のみで電荷捕獲が起り、厚膜部６では電荷捕獲が起らない。即ち、薄膜部５のみが記憶保持領域となり、厚膜部６はしきい電圧が安定なエンハンスメントトランジスタとなる。
又、ゲート酸化膜に２種の膜厚を用いなくとも、第３図のごとくゲート電極を２つに分離することでもエンハンスメントトランジスタを実現できる。第３図において、２は半導体基板で、３と４がソースとドレインで、５がゲート酸化膜で、８がメモリトランジスタのゲート電極で、９がエンハンスメントトランジスタのゲート電極で、７が層間絶縁膜である。第３図の構造の等価回路を第４図に示す。メモリトランジスタのゲート電極８には、ＭＯＳ型不揮発性メモリに書換動作に必要なバイアスを印加し、エンハンスメントトランジスタのゲート電極９には書換動作が起らぬ程度のバイアスのみを印加するようにすることで、所望の動作を実現できる。
第１図および第３図に示したメモリセル構造では、そのゲート酸化膜形成時に、同時に周辺回路のゲートを形成することで、プロセスの簡略化が実現できる。
一般に、形成直後の酸化膜中にある電荷トラップ密度はＭＯＳ型不揮発性メモリを実現するには不足している場合が多く、たとえ十分な密度があったとしてもメモリセル間のトラップ密度バラツキが多く、しきい電圧の制御が困難である。これを解決する手法として、あらかじめメモリトランジスタのゲート酸化膜に電気的ストレスを印加し、トラップ密度を一定にする手法が有効である。第１４図に示すように、ＭＯＳキャパシタのゲートにバイアスを印加しトンネル電流を流した場合の酸化膜中電荷トラップ密度は、注入電荷量がある値（Ｑｃｒｉｔ）で飽和し、その飽和値は初期電荷トラップ密度によらない。すなわち、注入電荷量がＱｃｒｉｔに相当する電気的ストレスをあらかじめメモリセルトランジスタのゲート酸化膜に印加することで、均一でかつ安定な電荷トラップを実現できる。
また、一般に酸化膜界面ではトラップが多くまた発生しやすいので、酸化膜を複数回に分けて形成することで膜中に界面を作りこむと、トラップ発生位置を制御することも可能である。
前記説明の不揮発性半導体記憶装置の諸形態を整理し、以下に列挙する。
前記不揮発性半導体記憶装置の第１の形態は、第１導電型半導体基板上に、前記半導体基板表面に選択的に形成された第２導電型のドレイン領域と、当該ドレイン領域とは所定の距離を隔てて半導体基板表面に選択的に形成された第２導電型のソース領域と、前記ドレイン領域の端部に少なくとも一部が重なり、かつ前記ソース領域の端部に亘るように前記半導体基板上に形成された２種の膜厚を有する絶縁膜と、当該絶縁膜上に形成されたゲート電極とからなる記憶素子が設けられ、当該絶縁膜の薄膜部に電荷を保持することで不揮発状態で情報を記憶する半導体記憶装置である。
この形態に、絶縁膜の薄膜部をＣＶＤ法による堆積（デポ）による酸化膜形成後に、熱酸化を行う前述した手法を適用することは有用である。
更に、絶縁膜の薄膜部を複数回の熱酸化により形成することも有用である。更には、こうした半導体記憶装置において、ゲート電極に電気的ストレスを印加して絶縁膜の薄膜部にトラップを形成することが、わけても有用である。
これまで示した不揮発性半導記憶装置を適用した、メモリアレーの代表的な形態であるＡＮＤ型、及びＮＯＲ型を例示する。
前述した第１の形態の不揮発性半導体記憶装置をｎ個配列したもので、当該半導体記憶装置のソースをソース線に、ドレインをビット線に接続した半導体記憶装置列をｍ個配列し、ｎ本のワード線にｍ個の当該半導体装置のゲートを接続し、この際１本のワード線には異なる当該半導体記憶装置列に属する半導体記憶装置のみが接続されるようにした、ＡＮＤ型の半導体記憶装置である。
更には、前述の不揮発性半導体記憶装置の第１の形態の２個から構成され、お互いのソースを接続した構造の半導体記憶装置セルｎ個からなり、２×ｎ個のドレインをすべてビット線に接続した半導体記憶装置列をｍ個配列し、ｎ本のソース線と２×ｎ本のワード線にｍ個の当該半導体記憶装置セルのソースとゲートをそれぞれソース線とワード線に接続し、この際１本のソース線およびワード線には異なる当該半導体記憶装置列に属する半導体記憶装置のみが接続されるようにした、ＮＯＲ型の半導体記憶装置である。
前記不揮発性半導体記憶装置の第２の形態は、第１導電型半の導体基板上に、前記半導体基板表面に選択的に形成された第２導電型のドレイン領域と、当該ドレイン領域とは所定の距離を隔てて半導体基板表面に選択的に形成された第２導電型のソース領域と、前記ドレイン領域の端部に少なくとも一部が重なり、かつ前記ソース領域の端部に亘るように前記半導体基板上に形成された２種の膜厚を有する絶縁膜と、当該絶縁膜上に形成されたゲート電極とからなるメモリトランジスタ部及びエンハンスメントトランジスタ部とが設けられ、これら両トランジスタのソースとドレインを共通と半導体記憶装置である。
この形態のメモリトタンジスタの絶縁膜をＣＶＤ法による堆積（デポ）による酸化膜形成後に、熱酸化を行う前述した手法を適用することは有用である。
更に、メモリトタンジスタの絶縁膜を複数回の熱酸化により形成することも有用である。更には、こうした半導体記憶装置において、ゲート電極に電気的ストレスを印加してメモリトタンジスタの絶縁膜にトラップを形成することが、わけても有用である。
これまで示した不揮発性半導記憶装置を適用した、メモリアレーの代表的なＮＯＲ型を例示する。
即ち、不揮発性半導体記憶装置の第２の形態の２個から構成され、お互いのソースを接続した構造の半導体記憶装置セルｎ個からなり、２×ｎ個のドレインをすべてビット線に接続した半導体記憶装置列をｍ個配列し、ｎ本のソース線と２×ｎ本のワード線と２×ｎ本のメモリ線にｍ個の当該半導体記憶装置セルのソースとエンハンスメントトランジスタのゲートとメモリトランジスタのゲートをそれぞれソース線とワード線とメモリ線に接続し、この際１本のソース線およびワード線およびメモリ線には異なる当該半導体記憶装置列に属する半導体記憶装置のみが接続されるようにしたＮＯＲ型の半導体記憶装置である。
尚、上述したように、これらの不揮発性半導体素子適用回路あるいは不揮発性半導体装置の周辺回路に用いるＭＯＳトランジスタのゲート絶縁膜を、メモリセルゲート絶縁膜の前記薄膜部の形成と共通のプロセスで作製することが可能である。そして、この方策は実用上極めて有用である。
発明を実施するための最良の形態
本願発明の実施の形態は、メモリアレイの形式により様々である。以下、本発明の好適な実施の形態につき、具体例を挙げ、添付図面を参照しながら説明する。
＜実施の形態１＞
第５図に、第１図および第２図に示したメモリセルをＡＮＤ型メモリアレイに配列した場合の回路図を示す。第５図に示したメモリアレイを実現するには、例えば第６図と第７図に示したようなプロセスが考えられる。第６図は断面模式図で、ａからｉの順でプロセスの進行を示す。又、第６図に示した工程の一部の平面模式図を第７図に示す。
まず、半導体基板上にゲート酸化膜薄膜部５を形成（第６図のａ）した後、ゲート電極の一部１０を形成し（第６図のｂ）する。再び、当該基板に酸化膜を成長させ、ゲート酸化膜厚膜部６を形成する（第６図のｃ）。ゲート電極の残りの部分１１を形成した後（第６図のｄ）、ゲート電極をマスク領域としてソースおよびドレイン１２を形成する（第６図のｅ）。その後、ゲート電極脇にサイドウォール１３を形成し（第６図のｆ）、これをマスクに素子分離の溝１４を形成する（第６図のｇ）。この溝１４の部分に、素子分離と層間絶縁物を兼ねた絶縁物１５を埋め込む（第６図のｈ）。
ここまでの工程で形成したゲート１０、１１及びサイドウォール１３の形状はストライプ状となす。この状態を、第６図のｇおよび第６図のｈの工程において上方から見た平面図で示すと、それぞれ、第７図のａおよび第７図のｂのようになる。その後、ゲート電極と電気的に接触したワード線１６を形成し（第６図のｉ）、素子分離溝と垂直な方向にストライプ状に加工する（第７図のｃ）。この加工深さを、最初に形成したゲート酸化膜５の中に収まるようにすると、第５図に示したＡＮＤ型のメモリアレイが実現できる。
ゲート酸化膜５にあらかじめ高バイアスストレスを印加しておくことで、ＭＯＳ型不揮発性メモリに必要な密度のトラップを作り込むことが出来る。又、ゲート酸化膜５を形成する際に、酸化膜形成を複数回で行い酸化膜中に界面を形成することで、酸化膜中にトラップ多い部分を作り込むことが出来る。更には、前述したように複数の異なる絶縁膜の製造法を組み合わせても良いことは言うまでもない。即ち、ＣＶＤ法と熱酸化法とを用いてシリコン酸化膜を製造するのである。
前述の高バイアスストレスは概ね次のような方法を多用している。図１４を用いて説明したように、当該膜中でのトラップ密度の飽和が起こる注入電荷量に対応する電荷注入を行う。絶縁膜の種類、質などによって、最適な値は異ななるが、現在のシリコン酸化膜に対して概ね、１００ｍＣ／ｃｍ２より１Ｃ／ｃｍ２の電荷注入を行う。この為、１ｍＡ／ｃｍ２より１００ｍＡ／ｃｍ２の電流密度で、電流注入し、ストレスを印加するのが好適である。１ｍＡ／ｃｍ２以下でも電荷注入は可能であるが、所望の値を得るに時間がかかりすぎ、実際的ではない。又、１００ｍＡ／ｃｍ２を超える電流密度では、膜が絶縁破壊を起こす可能性が高くなり、これまた実際的ではない。一方、電界でストレスを印加する場合、５ＭＶ／ｃｍより２０ＭＶ／ｃｍの範囲は好適である。５ＭＶ／ｃｍ以下でも電荷注入は可能であるが、所望の値を得るに時間がかかりすぎ、実際的ではない。又、２０ＭＶ／ｃｍを超える電流密度では、膜が絶縁破壊を起こす可能性が高くなり、これまた実際的ではない。
尚、こうした概ねの諸条件は、本実施例の例に限らず本願発明の諸形態に考慮されるものである。
本実施例で示したメモリアレイをデバイス中に作る際、メモリセル以外の同一デバイス上の回路におけるＭＯＳＦＥＴのゲート酸化膜の膜厚を、５または６の酸化膜と同じにするか、または５の酸化を行った後これを除去し２度目の酸化でできる酸化膜厚と同じにすることで、酸化工程を低減できる。
＜実施の形態２＞
第８図に、第１図および第２図に示したメモリセルをＮＯＲ型メモリアレイに配列した場合の回路図を示す。第８図に示したメモリアレイを実現するには、例えば、第９図と第１０図に示したようなプロセスが考えられる。第９図は断面模式図で、ａからｇの順でプロセスの進行を示す。又、第９図に示した工程の一部の平面模式図を第１０図に示す。
まず、半導体基板にストライプ状の素子分離溝を形成し、溝内に絶縁物１５を埋め込んだ後、半導体基板表面にゲート酸化膜薄膜部５を形成する（第９図のａ）。この時の平面図を第１０図のａに示す。その後ゲート電極の一部１０を形成し（第９図のｂ）、再び、半導体基板上に酸化膜を形成しゲート酸化膜の厚膜部６とし（第９図のｃ）、ゲート電極の残り１１を形成（第９図のｄ）する。このゲート電極をマスク領域としてソース及びドレイン１２をイオンインプランテーションにより形成する（第９図のｅ）。その後、ゲート電極を窒化シリコン１７にて覆う（第９図のｆ）。この時の平面図を第１０図のｂに示す。メモリセルのソースをソース線１８にて短絡し、ドレインにはプラグ１９を立て（第１０図のｃ）、このプラグ１９をビット線２０にて短絡する（第９図のｇ）。この時の平面図を第１０図のｄに示す。
ゲート酸化膜５にあらかじめ高バイアスストレスを印加しておくことで、ＭＯＳ型不揮発性メモリに必要な密度のトラップを作り込むことが出来る。又、ゲート酸化膜５を形成する際に酸化膜形成を複数回で行い酸化膜中に界面を形成することで、酸化膜中にトラップ多い部分を作り込むことが出来る。更には、前述したように複数の異なる絶縁膜の製造法を組み合わせても良いことは言うまでもない。即ち、ＣＶＤ法と熱酸化法とを用いてシリコン酸化膜を製造するのである。
本実施例で示したメモリアレイをデバイス中に作る際、メモリセル以外の同一デバイス上の回路におけるＭＯＳ型ＦＥＴのゲート酸化膜の膜厚を、層５又は層６の酸化膜と同じにするか、又は層５の酸化を行った後、これを除去し２度目の酸化でできる酸化膜厚と同じにすることで、酸化工程を低減できる。
＜実施の形態３＞
第１１図に、第３図および第４図に示したメモリセルをＮＯＲ型メモリアレイに配列した場合の回路図を示す。第１１図に示したメモリアレイを実現するには、たとえば第１２図と第１３図に示したようなプロセスが考えられる。第１２図は断面模式図で、ａからｆの順でプロセスの進行を示す。又、第１２図に示した工程の一部の平面模式図を第１３図に示す。
まず、半導体基板にストライプ状の素子分離溝を形成し、溝内に絶縁物１５を埋め込んだ後、半導体基板表面にゲート酸化膜５を形成する（第１２図のａ）。この時の平面図を第１３図のａに示す。その後、メモリトランジスタのゲート８とエンハンスメントトランジスタのゲート９を形成し（第１２図のｂ）、このゲート電極をマスク領域としてソース及びドレイン１２をイオンインプランテーションにより形成する（第１２図−ｃ）。その後、エンハンスメントトランジスタのゲート電極９とメモリトランジスタのゲート電極８を窒化シリコン１７にて覆い（第１２図のｄおよび第１３図のｂ）、メモリセルのソースをソース線１８にて短絡しドレインにはプラグ１９を立て（第１３図のｃ）、このプラグ１９をビット線２０にて短絡する（第１２図のｅ）。この時の平面図を第１３図のｄに示す。
ゲート酸化膜５にあらかじめ高バイアスストレスを印加しておくことで、ＭＯＳ型不揮発性メモリに必要な密度のトラップを作り込むことが出来る。又、ゲート酸化膜５を形成する際に酸化膜形成を複数回で行い酸化膜中に界面を形成することで、酸化膜中にトラップ多い部分を作り込むことが出来る。更には、前述したように複数の異なる絶縁膜の製造法を組み合わせても良いことは言うまでもない。即ち、ＣＶＤ法と熱酸化法とを用いてシリコン酸化膜を製造するのである。
本実施例で示したメモリアレイをデバイス中に作る際、メモリセル以外の同一デバイス上の回路におけるＭＯＳ型ＦＥＴのゲート酸化膜の膜厚を、酸化膜５と同じにすることで、酸化工程を低減できる。
本願発明のＭＯＳ型不揮発性メモリにより、従来の不揮発性メモリより単純な構造の不揮発性メモリを、より少ないマスク数で実現できる。マスク数が少ないことで、メモリを安価に作製できる。また、構造が簡単なため、従来の不揮発性メモリより不良発生原因が少なくなり、開発時間の短縮化および高歩留が達成できる。
以下に、図面の理解を助ける為、主な符号を列挙する。
１…ゲート電極、２…半導体基板、３…ソース、４…ドレイン、５…ゲート酸化膜、６…厚膜ゲート酸化膜、７…層間絶縁膜、８…メモリトランジスタゲート電極、９…エンハンスメントトランジスタゲート電極、１０…ゲート電極の一部、１１…ゲート電極の一部、１２…ソース・ドレイン、１３…窒化シリコンサイドウォール、１４…素子分離溝、１５…素子分離および層間絶縁膜、１６…ワード線、１７…窒化シリコン、１８…ソース線、１９…プラグ、２０…ビット線、２１…メモリ線。
産業上の利用可能性
本願発明は、動作の安定した不揮発性半導体記憶素子及び半導体装置を提供することが出来る。
【図面の簡単な説明】
第１図は、２種のゲート酸化膜の厚さを有するＭＯＳ型不揮発性メモリのセル断面模式図である。
第２図は、第１図に示したＭＯＳ型不揮発性メモリのセル等価回路図である。
第３図は、メモリトランジスタとエンハンスメントトランジスタを有するＭＯＳ型不揮発性メモリのセル断面模式図である。
第４図は、第３図に示したＭＯＳ型不揮発性メモリのセル等価回路である。
第５図は、第１図および第２図に示したＭＯＳ型不揮発性メモリセルを用いたＡＮＤ型メモリアレイ回路図である。
第６図は、第５図に示したメモリアレイを作製する工程順に示した素子の断面模式図である。
第７図は、第５図に示したメモリアレイを作製する工程順に示した素子の平面模式図である。
第８図は、第１図および第２図に示したＭＯＳ型不揮発性メモリセルを用いたＮＯＲ型メモリアレイ回路図である。
第９図は、第８図に示したメモリアレイを作製する工程順に示した素子の断面模式図である。
第１０図は、第８図に示したメモリアレイを作製する工程順に示した素子の平面模式図である。
第１１図は、第３図および第４図に示したＭＯＳ型不揮発性メモリセルを用いたＮＯＲ型メモリアレイ回路図である。
第１２図は、第１１図に示したメモリアレイを作製する工程順に示した素子の断面模式図である。
第１３図は、第１１図に示したメモリアレイを作製する工程順に示した素子の平面模式図である。
第１４図は、ＭＯＳキャパシタに高バイアスストレスを印加した際に、酸化膜中に発生したトラップ密度の注入電荷量依存性を示す図である。
第１５図は、本願発明の不揮発性半導体記憶素子の主要部断面図である。
本願発明は不揮発性半導体記憶素子及び半導体記憶装置に関するものである。
背景技術
現在量産されている不揮発性半導体記憶装置は、基板と制御ゲートの間に浮遊ゲートを有するフラッシュメモリが主である。しかし、フラッシュメモリには浮遊ゲートが必要なことから構造が複雑になり、そのため生産コストの低減が難しい。この構造の複雑さは、高い生産歩留を得るという観点からも不利である。又、昨今の携帯機器への不揮発性半導体記憶装置適用にあたり、低電力化および低駆動電圧化が求められる。しかし、この観点に対しては、フラッシュメモリは浮遊ゲートの上下に２層のゲート絶縁膜が重なった構造なので、その書換には２０Ｖ程度の高電圧が必要になり不利である。
前記フラッシュメモリに対し、浮遊ゲートを必要としない金属−酸化物−窒化物−酸化物−半導体（以後、「ＭＯＮＯＳ」と記す）構造のトランジスタを記憶部とする不揮発性半導体記憶装置がある。こうしたＭＯＮＯＳ構造の半導体記憶装置は浮遊ゲートを有さないので、構造が単純である。
一方で、前記の２不揮発性半導体記憶装置に対し、金属−酸化物−半導体（以後「ＭＯＳ」と記す）構造での不揮発性半導体記憶装置が提案されている。こうした例は、例えば、日本国、特許公開公報、特開平４−１３４８７０号および特開平５−１２１７６５号などに見られる。当該不揮発性半導体記憶装置では、酸化物中に電荷を捕獲することで不揮発性の記憶を実現している。こうした不揮発性半導体記憶装置は、記憶素子を周辺回路と同様の工程で作製できるため、前記２不揮発性半導体記憶装置に比べ安価に作製できる。
しかしながら、ＭＯＳ構造の不揮発性半導体記憶装置では、酸化膜中のトラップを電荷保持サイトにするため、保持電荷量の制御が難しい。例えば、半導体記憶装置を２値方式で用いる際、その記憶状態において、しきい電圧の絶対値が低い方の状態（以後「低Ｖｔｈ状態」と記す）で必要以上にしきい電圧が下がると読み出し不良の原因となる。
一方で、同様の問題が生じると考えられるＭＯＮＯＳ型の不揮発性半導体記憶装置では、メモリトランジスタ毎にエンハンスメントトランジスタを形成し読み出し不良を防ぐ技術が発明されている、こうした例は、例えば、日本国、特許公開公報、特開平６−２３２４１６号である。
発明の開示
本願発明は、しきい電圧のバラツキの影響が軽減されたＭＯＳ型の不揮発性半導体記憶素子及びこれを用いた不揮発性半導体記憶装置を提供する。特に、本願発明は、そもそものしきい電圧バラツキの原因である酸化膜中トラップ（ｔｒａｐ）の制御法を提供する。更に、本願発明は不揮発性半導体記憶装置のしきい電圧のバラツキの影響をなくす為の手法として、エンハンスメントトランジスタを簡便に作製する方法を提供する。
まず、安定な記憶動作を行い得るＭＯＳ型の不揮発性半導体記憶素子について説明する。
本願発明の第１の形態は、基板と、前記基板の表面部に有するソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間の基板の表面部に有するチャネル領域と、前記チャネル領域を覆って形成された絶縁膜と、前記絶縁膜の上部に形成されたゲート電極とを少なくとも有し、前記絶縁膜は電荷蓄積部を構成し、且つ前記絶縁膜のトラップ準位は、絶縁膜形成手段に加えてトラップ準位形成手段を要して形成された不揮発性半導体記憶素子である。
更に、本願発明を別な観点で言及すれば次のようにいうことが出来る。即ち、本願発明の第２の形態は、基板と、前記基板の表面部に有するソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間の基板の表面部に有するチャネル領域と、前記チャネル領域を覆って形成された絶縁膜と、前記絶縁膜の上部に形成されたゲート電極とを少なくとも有し、前記絶縁膜は電荷蓄積部を構成し、且つ前記絶縁膜のトラップ準位が、少なくとも通例の絶縁膜としての熱酸化膜に形成されるトラップ準位の数より大きい不揮発性半導体記憶素子である。又、言い換えれば、記憶部のトランジスタのチャネル領域を覆って形成された絶縁膜のトラップ準位が、当該半導体記憶装置が有する周辺回路部のトランジスタのチャネル領域を覆って形成された絶縁膜が有するトラップ準位の数より大きくなっている。
第１５図は本願発明の半導体記憶素子の基本構成を示す。符号５０が基板、５１、５２がソース及びドレイン、５３が絶縁膜、５４がトラップ、５５がゲート電極、５６はトラップ準位に捕獲されたキャリアを模式的に示している。
前述の不揮発性半導体記憶素子の基本動作は次の通りである。即ち、ＭＯＳ型電界効果型トランジスタのゲート絶縁膜中に形成されたキャリアのトラップ（捕獲）準位に、当該電界効果型トランジスタの基板と同導電型のキャリアをトラップさせることにより、前記電界効果型トランジスタの基板と前記ゲート絶縁膜との界面に、トラップされたキャリアと逆導電型のキャリアが誘起される。このため、当該電界効果型トランジスタのしきい電圧が低下する。又、逆に、当該電界効果型トランジスタの基板と逆導電型のキャリアをトラップさせることにより、前記電界効果型トランジスタの基板と前記ゲート絶縁膜との界面に、トラップされたキャリアと同導電型のキャリアが誘起される。このため、当該電界効果型トランジスタのしきい電圧が上昇する。このようにして、捕獲されるキャリアの有無によって、複数のしきい電圧を実現することができる。従って、所望のゲート電圧において電流駆動力の相違を利用することによって情報を記憶することが可能となる。又、当該電界効果型トランジスタのゲート電極にバイアスを印加することによって、当該ゲート絶縁膜内にトラップされたキャリアをトラップ準位より放出させ、消去することが出来る。こうして、電気的に情報の書き込み及び消去が可能な半導体記憶素子を実現することが出来る。
前記絶縁膜は多くの場合シリコン酸化膜、シリコン窒化膜、あるいはこれらの複合膜などが用いられる。本願発明においては、これらの膜が通例形成される絶縁膜の状態よりも多いトラップ準位を有していることが肝要である。こうして、いわゆるゲート絶縁膜中に、所望のキャリアを捕獲し、いわゆる不揮発性記憶素子を十分安定に動作せしめることが出来る。即ち、所望のキャリアを前記トラップ準位に捕獲させ、所望の情報を記憶させる。本願発明は、不揮発性記憶素子ではあるが、いわゆるフローティングゲートを新たに要しない。尚、情報の読み出しなどの基本動作はこれまでの不揮発性半導体記憶素子と同様であるので、詳細な説明は省略する。
前記絶縁膜形成手段に加えるトラップ準位形成手段として次のような方法をあげることが出来る。
（１）不揮発性半導体記憶装置を通例の方法によって制作した後、当該記憶装置のゲート電極にトンネル電流が発生する電圧、即ち電気的ストレスを印加し、トラップ準位を積極的に形成する。この場合、当該絶縁膜に生成されるトラップ密度が飽和する注入電荷量に相当する、いわゆる電気的ストレスとなすのが好都合である。この電圧印加は、ゲート電極が負電位の方が好ましい。こうした高バイアスストレスを印加しておくことで、ＭＯＳ型不揮発性メモリに必要なトラップを作りこむことが可能であるが、母体となる絶縁膜は各種のものを用いることが出来る。その代表的な例を（２）に例示する。
（２）ゲート絶縁膜を形成する際、複数回に分けて絶縁膜の形成する。複数の絶縁膜形成工程を用いることで、わけても、これらの層間にトラップ準位が導入される。結果として、ゲート絶縁膜内に、一工程での絶縁膜の形成よりも多くのトラップ準位を導入することが出来る。
更に、前記の複数工程での絶縁膜形成として、複数の異なる製造方法を用いることも出来る。例えば、熱酸化膜を形成し、この上にＣＶＤ法による酸化膜を形成することでも、一工程での絶縁膜の形成よりも多くのトラップ準位を導入することが出来る。
（３）前記（１）と（２）の方法を組み合わせて用いる。この方法がより有効に、所望個所にトラップ準位を導入することが可能である。更に、本願発明の形態は、形成されるトラップ準位の位置、即ち、当該基板界面からの距離を制御することが可能である。同じ電荷量に対しても、トラップされる位置によって、しきい電圧の変化量が異なる。従って、要請される特性に応じて、形成されるトラップ準位の位置を制御することが好ましい。
次に、不揮発性半導体記憶装置のより高性能化を狙った諸形態を説明する。
本願発明の不揮発性半導体記憶装置の代表的な例は、当該不揮発性半導体記憶装置が少なくともメモリトランジスタ部とエンハンスメントトランジスタ部とで構成された例である。
本願発明の不揮発性半導体記憶装置の第１の形態は、ゲート酸化膜の二水準化である。即ち、ゲート酸化膜を、ソース領域の対応位置からドレイン領域対応位置に至る途中に、その膜厚を変化させるのである。
本願発明の不揮発性半導体記憶装置の代表的な第２の例は、少なくともメモリトランジスタ部とエンハンスメントトランジスタ部の各ソース及びドレインを共通に構成する形態である。
即ち、エンハンスメントトランジスタは、メモリセル中のメモリトランジスタの低いＶｔｈと高いＶｔｈ状態の間のしきい電圧を有し、当該しきい電圧がメモリセルの書き換えに対し安定であるトランジスタである。そして、メモリトランジスタのソース（またはドレイン）に、当該エンハンスメントトランジスタのドレイン（またはソース）を接続することで、メモリトランジスタの低Ｖｔｈ状態でのＶｔｈバラツキに起因する読み出し不良を防ぐ役割を果す。
こうした状態をＭＯＳ型不揮発性メモリで実現するには、第１図に示すようにゲート酸化膜厚がソースからドレインに至る途中で変化する２種膜厚を実現すればよい。第１図において、１はゲート電極、２は半導体基板、３はソース、４はドレイン、５と６は２種膜厚のゲート酸化膜で、５が薄膜部、６が厚膜部で、７は層間絶縁物である。第１図の構造の場合、ソースとドレインを入替えてもよい。第１図の構造はゲート酸化膜が２種であることで、第２図の等価回路に示すように、しきい電圧の異なる２種のトランジスタをソースとドレインで接合した構造が実現する。当該トランジスタのゲートに、ゲート酸化膜の薄膜部５のゲート電極と基板間にはトンネル電流が流れ、厚膜部６のゲート電極と基板間にはトンネル電流が流れないようなバイアスを印加すると、薄膜部５のみで電荷捕獲が起り、厚膜部６では電荷捕獲が起らない。即ち、薄膜部５のみが記憶保持領域となり、厚膜部６はしきい電圧が安定なエンハンスメントトランジスタとなる。
又、ゲート酸化膜に２種の膜厚を用いなくとも、第３図のごとくゲート電極を２つに分離することでもエンハンスメントトランジスタを実現できる。第３図において、２は半導体基板で、３と４がソースとドレインで、５がゲート酸化膜で、８がメモリトランジスタのゲート電極で、９がエンハンスメントトランジスタのゲート電極で、７が層間絶縁膜である。第３図の構造の等価回路を第４図に示す。メモリトランジスタのゲート電極８には、ＭＯＳ型不揮発性メモリに書換動作に必要なバイアスを印加し、エンハンスメントトランジスタのゲート電極９には書換動作が起らぬ程度のバイアスのみを印加するようにすることで、所望の動作を実現できる。
第１図および第３図に示したメモリセル構造では、そのゲート酸化膜形成時に、同時に周辺回路のゲートを形成することで、プロセスの簡略化が実現できる。
一般に、形成直後の酸化膜中にある電荷トラップ密度はＭＯＳ型不揮発性メモリを実現するには不足している場合が多く、たとえ十分な密度があったとしてもメモリセル間のトラップ密度バラツキが多く、しきい電圧の制御が困難である。これを解決する手法として、あらかじめメモリトランジスタのゲート酸化膜に電気的ストレスを印加し、トラップ密度を一定にする手法が有効である。第１４図に示すように、ＭＯＳキャパシタのゲートにバイアスを印加しトンネル電流を流した場合の酸化膜中電荷トラップ密度は、注入電荷量がある値（Ｑｃｒｉｔ）で飽和し、その飽和値は初期電荷トラップ密度によらない。すなわち、注入電荷量がＱｃｒｉｔに相当する電気的ストレスをあらかじめメモリセルトランジスタのゲート酸化膜に印加することで、均一でかつ安定な電荷トラップを実現できる。
また、一般に酸化膜界面ではトラップが多くまた発生しやすいので、酸化膜を複数回に分けて形成することで膜中に界面を作りこむと、トラップ発生位置を制御することも可能である。
前記説明の不揮発性半導体記憶装置の諸形態を整理し、以下に列挙する。
前記不揮発性半導体記憶装置の第１の形態は、第１導電型半導体基板上に、前記半導体基板表面に選択的に形成された第２導電型のドレイン領域と、当該ドレイン領域とは所定の距離を隔てて半導体基板表面に選択的に形成された第２導電型のソース領域と、前記ドレイン領域の端部に少なくとも一部が重なり、かつ前記ソース領域の端部に亘るように前記半導体基板上に形成された２種の膜厚を有する絶縁膜と、当該絶縁膜上に形成されたゲート電極とからなる記憶素子が設けられ、当該絶縁膜の薄膜部に電荷を保持することで不揮発状態で情報を記憶する半導体記憶装置である。
この形態に、絶縁膜の薄膜部をＣＶＤ法による堆積（デポ）による酸化膜形成後に、熱酸化を行う前述した手法を適用することは有用である。
更に、絶縁膜の薄膜部を複数回の熱酸化により形成することも有用である。更には、こうした半導体記憶装置において、ゲート電極に電気的ストレスを印加して絶縁膜の薄膜部にトラップを形成することが、わけても有用である。
これまで示した不揮発性半導記憶装置を適用した、メモリアレーの代表的な形態であるＡＮＤ型、及びＮＯＲ型を例示する。
前述した第１の形態の不揮発性半導体記憶装置をｎ個配列したもので、当該半導体記憶装置のソースをソース線に、ドレインをビット線に接続した半導体記憶装置列をｍ個配列し、ｎ本のワード線にｍ個の当該半導体装置のゲートを接続し、この際１本のワード線には異なる当該半導体記憶装置列に属する半導体記憶装置のみが接続されるようにした、ＡＮＤ型の半導体記憶装置である。
更には、前述の不揮発性半導体記憶装置の第１の形態の２個から構成され、お互いのソースを接続した構造の半導体記憶装置セルｎ個からなり、２×ｎ個のドレインをすべてビット線に接続した半導体記憶装置列をｍ個配列し、ｎ本のソース線と２×ｎ本のワード線にｍ個の当該半導体記憶装置セルのソースとゲートをそれぞれソース線とワード線に接続し、この際１本のソース線およびワード線には異なる当該半導体記憶装置列に属する半導体記憶装置のみが接続されるようにした、ＮＯＲ型の半導体記憶装置である。
前記不揮発性半導体記憶装置の第２の形態は、第１導電型半の導体基板上に、前記半導体基板表面に選択的に形成された第２導電型のドレイン領域と、当該ドレイン領域とは所定の距離を隔てて半導体基板表面に選択的に形成された第２導電型のソース領域と、前記ドレイン領域の端部に少なくとも一部が重なり、かつ前記ソース領域の端部に亘るように前記半導体基板上に形成された２種の膜厚を有する絶縁膜と、当該絶縁膜上に形成されたゲート電極とからなるメモリトランジスタ部及びエンハンスメントトランジスタ部とが設けられ、これら両トランジスタのソースとドレインを共通と半導体記憶装置である。
この形態のメモリトタンジスタの絶縁膜をＣＶＤ法による堆積（デポ）による酸化膜形成後に、熱酸化を行う前述した手法を適用することは有用である。
更に、メモリトタンジスタの絶縁膜を複数回の熱酸化により形成することも有用である。更には、こうした半導体記憶装置において、ゲート電極に電気的ストレスを印加してメモリトタンジスタの絶縁膜にトラップを形成することが、わけても有用である。
これまで示した不揮発性半導記憶装置を適用した、メモリアレーの代表的なＮＯＲ型を例示する。
即ち、不揮発性半導体記憶装置の第２の形態の２個から構成され、お互いのソースを接続した構造の半導体記憶装置セルｎ個からなり、２×ｎ個のドレインをすべてビット線に接続した半導体記憶装置列をｍ個配列し、ｎ本のソース線と２×ｎ本のワード線と２×ｎ本のメモリ線にｍ個の当該半導体記憶装置セルのソースとエンハンスメントトランジスタのゲートとメモリトランジスタのゲートをそれぞれソース線とワード線とメモリ線に接続し、この際１本のソース線およびワード線およびメモリ線には異なる当該半導体記憶装置列に属する半導体記憶装置のみが接続されるようにしたＮＯＲ型の半導体記憶装置である。
尚、上述したように、これらの不揮発性半導体素子適用回路あるいは不揮発性半導体装置の周辺回路に用いるＭＯＳトランジスタのゲート絶縁膜を、メモリセルゲート絶縁膜の前記薄膜部の形成と共通のプロセスで作製することが可能である。そして、この方策は実用上極めて有用である。
発明を実施するための最良の形態
本願発明の実施の形態は、メモリアレイの形式により様々である。以下、本発明の好適な実施の形態につき、具体例を挙げ、添付図面を参照しながら説明する。
＜実施の形態１＞
第５図に、第１図および第２図に示したメモリセルをＡＮＤ型メモリアレイに配列した場合の回路図を示す。第５図に示したメモリアレイを実現するには、例えば第６図と第７図に示したようなプロセスが考えられる。第６図は断面模式図で、ａからｉの順でプロセスの進行を示す。又、第６図に示した工程の一部の平面模式図を第７図に示す。
まず、半導体基板上にゲート酸化膜薄膜部５を形成（第６図のａ）した後、ゲート電極の一部１０を形成し（第６図のｂ）する。再び、当該基板に酸化膜を成長させ、ゲート酸化膜厚膜部６を形成する（第６図のｃ）。ゲート電極の残りの部分１１を形成した後（第６図のｄ）、ゲート電極をマスク領域としてソースおよびドレイン１２を形成する（第６図のｅ）。その後、ゲート電極脇にサイドウォール１３を形成し（第６図のｆ）、これをマスクに素子分離の溝１４を形成する（第６図のｇ）。この溝１４の部分に、素子分離と層間絶縁物を兼ねた絶縁物１５を埋め込む（第６図のｈ）。
ここまでの工程で形成したゲート１０、１１及びサイドウォール１３の形状はストライプ状となす。この状態を、第６図のｇおよび第６図のｈの工程において上方から見た平面図で示すと、それぞれ、第７図のａおよび第７図のｂのようになる。その後、ゲート電極と電気的に接触したワード線１６を形成し（第６図のｉ）、素子分離溝と垂直な方向にストライプ状に加工する（第７図のｃ）。この加工深さを、最初に形成したゲート酸化膜５の中に収まるようにすると、第５図に示したＡＮＤ型のメモリアレイが実現できる。
ゲート酸化膜５にあらかじめ高バイアスストレスを印加しておくことで、ＭＯＳ型不揮発性メモリに必要な密度のトラップを作り込むことが出来る。又、ゲート酸化膜５を形成する際に、酸化膜形成を複数回で行い酸化膜中に界面を形成することで、酸化膜中にトラップ多い部分を作り込むことが出来る。更には、前述したように複数の異なる絶縁膜の製造法を組み合わせても良いことは言うまでもない。即ち、ＣＶＤ法と熱酸化法とを用いてシリコン酸化膜を製造するのである。
前述の高バイアスストレスは概ね次のような方法を多用している。図１４を用いて説明したように、当該膜中でのトラップ密度の飽和が起こる注入電荷量に対応する電荷注入を行う。絶縁膜の種類、質などによって、最適な値は異ななるが、現在のシリコン酸化膜に対して概ね、１００ｍＣ／ｃｍ２より１Ｃ／ｃｍ２の電荷注入を行う。この為、１ｍＡ／ｃｍ２より１００ｍＡ／ｃｍ２の電流密度で、電流注入し、ストレスを印加するのが好適である。１ｍＡ／ｃｍ２以下でも電荷注入は可能であるが、所望の値を得るに時間がかかりすぎ、実際的ではない。又、１００ｍＡ／ｃｍ２を超える電流密度では、膜が絶縁破壊を起こす可能性が高くなり、これまた実際的ではない。一方、電界でストレスを印加する場合、５ＭＶ／ｃｍより２０ＭＶ／ｃｍの範囲は好適である。５ＭＶ／ｃｍ以下でも電荷注入は可能であるが、所望の値を得るに時間がかかりすぎ、実際的ではない。又、２０ＭＶ／ｃｍを超える電流密度では、膜が絶縁破壊を起こす可能性が高くなり、これまた実際的ではない。
尚、こうした概ねの諸条件は、本実施例の例に限らず本願発明の諸形態に考慮されるものである。
本実施例で示したメモリアレイをデバイス中に作る際、メモリセル以外の同一デバイス上の回路におけるＭＯＳＦＥＴのゲート酸化膜の膜厚を、５または６の酸化膜と同じにするか、または５の酸化を行った後これを除去し２度目の酸化でできる酸化膜厚と同じにすることで、酸化工程を低減できる。
＜実施の形態２＞
第８図に、第１図および第２図に示したメモリセルをＮＯＲ型メモリアレイに配列した場合の回路図を示す。第８図に示したメモリアレイを実現するには、例えば、第９図と第１０図に示したようなプロセスが考えられる。第９図は断面模式図で、ａからｇの順でプロセスの進行を示す。又、第９図に示した工程の一部の平面模式図を第１０図に示す。
まず、半導体基板にストライプ状の素子分離溝を形成し、溝内に絶縁物１５を埋め込んだ後、半導体基板表面にゲート酸化膜薄膜部５を形成する（第９図のａ）。この時の平面図を第１０図のａに示す。その後ゲート電極の一部１０を形成し（第９図のｂ）、再び、半導体基板上に酸化膜を形成しゲート酸化膜の厚膜部６とし（第９図のｃ）、ゲート電極の残り１１を形成（第９図のｄ）する。このゲート電極をマスク領域としてソース及びドレイン１２をイオンインプランテーションにより形成する（第９図のｅ）。その後、ゲート電極を窒化シリコン１７にて覆う（第９図のｆ）。この時の平面図を第１０図のｂに示す。メモリセルのソースをソース線１８にて短絡し、ドレインにはプラグ１９を立て（第１０図のｃ）、このプラグ１９をビット線２０にて短絡する（第９図のｇ）。この時の平面図を第１０図のｄに示す。
ゲート酸化膜５にあらかじめ高バイアスストレスを印加しておくことで、ＭＯＳ型不揮発性メモリに必要な密度のトラップを作り込むことが出来る。又、ゲート酸化膜５を形成する際に酸化膜形成を複数回で行い酸化膜中に界面を形成することで、酸化膜中にトラップ多い部分を作り込むことが出来る。更には、前述したように複数の異なる絶縁膜の製造法を組み合わせても良いことは言うまでもない。即ち、ＣＶＤ法と熱酸化法とを用いてシリコン酸化膜を製造するのである。
本実施例で示したメモリアレイをデバイス中に作る際、メモリセル以外の同一デバイス上の回路におけるＭＯＳ型ＦＥＴのゲート酸化膜の膜厚を、層５又は層６の酸化膜と同じにするか、又は層５の酸化を行った後、これを除去し２度目の酸化でできる酸化膜厚と同じにすることで、酸化工程を低減できる。
＜実施の形態３＞
第１１図に、第３図および第４図に示したメモリセルをＮＯＲ型メモリアレイに配列した場合の回路図を示す。第１１図に示したメモリアレイを実現するには、たとえば第１２図と第１３図に示したようなプロセスが考えられる。第１２図は断面模式図で、ａからｆの順でプロセスの進行を示す。又、第１２図に示した工程の一部の平面模式図を第１３図に示す。
まず、半導体基板にストライプ状の素子分離溝を形成し、溝内に絶縁物１５を埋め込んだ後、半導体基板表面にゲート酸化膜５を形成する（第１２図のａ）。この時の平面図を第１３図のａに示す。その後、メモリトランジスタのゲート８とエンハンスメントトランジスタのゲート９を形成し（第１２図のｂ）、このゲート電極をマスク領域としてソース及びドレイン１２をイオンインプランテーションにより形成する（第１２図−ｃ）。その後、エンハンスメントトランジスタのゲート電極９とメモリトランジスタのゲート電極８を窒化シリコン１７にて覆い（第１２図のｄおよび第１３図のｂ）、メモリセルのソースをソース線１８にて短絡しドレインにはプラグ１９を立て（第１３図のｃ）、このプラグ１９をビット線２０にて短絡する（第１２図のｅ）。この時の平面図を第１３図のｄに示す。
ゲート酸化膜５にあらかじめ高バイアスストレスを印加しておくことで、ＭＯＳ型不揮発性メモリに必要な密度のトラップを作り込むことが出来る。又、ゲート酸化膜５を形成する際に酸化膜形成を複数回で行い酸化膜中に界面を形成することで、酸化膜中にトラップ多い部分を作り込むことが出来る。更には、前述したように複数の異なる絶縁膜の製造法を組み合わせても良いことは言うまでもない。即ち、ＣＶＤ法と熱酸化法とを用いてシリコン酸化膜を製造するのである。
本実施例で示したメモリアレイをデバイス中に作る際、メモリセル以外の同一デバイス上の回路におけるＭＯＳ型ＦＥＴのゲート酸化膜の膜厚を、酸化膜５と同じにすることで、酸化工程を低減できる。
本願発明のＭＯＳ型不揮発性メモリにより、従来の不揮発性メモリより単純な構造の不揮発性メモリを、より少ないマスク数で実現できる。マスク数が少ないことで、メモリを安価に作製できる。また、構造が簡単なため、従来の不揮発性メモリより不良発生原因が少なくなり、開発時間の短縮化および高歩留が達成できる。
以下に、図面の理解を助ける為、主な符号を列挙する。
１…ゲート電極、２…半導体基板、３…ソース、４…ドレイン、５…ゲート酸化膜、６…厚膜ゲート酸化膜、７…層間絶縁膜、８…メモリトランジスタゲート電極、９…エンハンスメントトランジスタゲート電極、１０…ゲート電極の一部、１１…ゲート電極の一部、１２…ソース・ドレイン、１３…窒化シリコンサイドウォール、１４…素子分離溝、１５…素子分離および層間絶縁膜、１６…ワード線、１７…窒化シリコン、１８…ソース線、１９…プラグ、２０…ビット線、２１…メモリ線。
産業上の利用可能性
本願発明は、動作の安定した不揮発性半導体記憶素子及び半導体装置を提供することが出来る。
【図面の簡単な説明】
第１図は、２種のゲート酸化膜の厚さを有するＭＯＳ型不揮発性メモリのセル断面模式図である。
第２図は、第１図に示したＭＯＳ型不揮発性メモリのセル等価回路図である。
第３図は、メモリトランジスタとエンハンスメントトランジスタを有するＭＯＳ型不揮発性メモリのセル断面模式図である。
第４図は、第３図に示したＭＯＳ型不揮発性メモリのセル等価回路である。
第５図は、第１図および第２図に示したＭＯＳ型不揮発性メモリセルを用いたＡＮＤ型メモリアレイ回路図である。
第６図は、第５図に示したメモリアレイを作製する工程順に示した素子の断面模式図である。
第７図は、第５図に示したメモリアレイを作製する工程順に示した素子の平面模式図である。
第８図は、第１図および第２図に示したＭＯＳ型不揮発性メモリセルを用いたＮＯＲ型メモリアレイ回路図である。
第９図は、第８図に示したメモリアレイを作製する工程順に示した素子の断面模式図である。
第１０図は、第８図に示したメモリアレイを作製する工程順に示した素子の平面模式図である。
第１１図は、第３図および第４図に示したＭＯＳ型不揮発性メモリセルを用いたＮＯＲ型メモリアレイ回路図である。
第１２図は、第１１図に示したメモリアレイを作製する工程順に示した素子の断面模式図である。
第１３図は、第１１図に示したメモリアレイを作製する工程順に示した素子の平面模式図である。
第１４図は、ＭＯＳキャパシタに高バイアスストレスを印加した際に、酸化膜中に発生したトラップ密度の注入電荷量依存性を示す図である。
第１５図は、本願発明の不揮発性半導体記憶素子の主要部断面図である。
Claims (27)
- 基板と、前記基板の表面部に有するソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間の基板の表面部に有するチャネル領域と、前記チャネル領域を覆って形成された絶縁膜と、前記絶縁膜の上部に形成されたゲート電極とを少なくとも有し、前記絶縁膜は電荷蓄積部を構成し、且つ前記絶縁膜のトラップ準位は、絶縁膜形成手段に加えてトラップ準位形成手段を要して形成されたことを特徴とする不揮発性半導体記憶素子。
- 基板と、前記基板の表面部に有するソース領域及びドレイン領域と、前記ソース領域及びドレイン領域との間の基板の表面部に有するチャネル領域と、前記チャネル領域を覆って形成された絶縁膜と、前記絶縁膜の上部に形成されたゲート電極とを少なくとも有し、前記絶縁膜は電荷蓄積部を構成し、且つ前記絶縁膜は、絶縁膜形成手段にて形成された当該絶縁膜に電気的ストレスを印加されたものであることを特徴とする不揮発性半導体記憶素子。
- 前記絶縁膜が、複数回の熱酸化により形成された絶縁膜であることを特徴とする請求の範囲第１項より第２項のいずれかに記載の不揮発性半導体記憶素子。
- 前記絶縁膜が、異なる絶縁膜の製造方法によって形成された複数の絶縁膜によって構成されることを特徴とする請求の範囲第１項より第２項のいずれかに記載の不揮発性半導体記憶素子。
- 前記絶縁膜が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて形成された絶縁膜と、熱酸化法にて形成された絶縁膜とを有することを特徴とする請求の範囲第１項より第２項のいずれかに記載の不揮発性半導体記憶素子。
- 前記絶縁膜が、当該絶縁膜の形成後、当該絶縁膜に電気的ストレスを印加して構成した絶縁膜であることを特徴とする請求の範囲第１項より第２項のいずれかに記載の不揮発性半導体記憶素子。
- 前記絶縁膜が、当該絶縁膜の形成後、当該絶縁膜に電気的ストレスを印加して構成した絶縁膜であることを特徴とする請求の範囲第３項に記載の不揮発性半導体記憶素子。
- 前記絶縁膜が、当該絶縁膜の形成後、当該絶縁膜に電気的ストレスを印加して構成した絶縁膜であることを特徴とする請求の範囲第４項に記載の不揮発性半導体記憶素子。
- 前記絶縁膜が、当該絶縁膜の形成後、当該絶縁膜に電気的ストレスを印加して構成した絶縁膜であることを特徴とする請求の範囲第５項に記載の不揮発性半導体記憶素子。
- 第１導電型の半導体基板上に、前記半導体基板表面に選択的に形成された第２導電型のドレイン領域と、当該ドレイン領域とは所定の距離を隔てて半導体基板表面に選択的に形成された第２導電型のソース領域と、前記ドレイン領域の端部に少なくとも一部が重なり且つ前記ソース領域の端部に亘るように形成された絶縁膜と、ゲート絶縁膜と、を有する記憶素子部を有し、前記絶縁膜は前記第１導電型の半導体基板と前記ゲート絶縁膜との間に配置され、前記絶縁膜は２種類の膜厚の領域を有し、且つ絶縁膜の薄い膜厚部に電荷を保持することで情報を記憶する不揮発性半導体記憶装置。
- 前記絶縁膜の少なくとも薄い膜厚部が、複数回の熱酸化により形成された絶縁膜であることを特徴とする請求の範囲第１０項に記載の不揮発性半導体記憶装置。
- 前記絶縁膜の少なくとも薄い膜厚部が、異なる絶縁膜の製造方法によって形成された複数の絶縁膜によって構成されることを特徴とする請求の範囲第１０項に記載の不揮発性半導体記憶装置。
- 前記絶縁膜の少なくとも薄い膜厚部が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて形成された絶縁膜と、熱酸化法にて形成された絶縁膜とを有することを特徴とする請求の範囲第１０項に記載の不揮発性半導体記憶装置。
- 前記絶縁膜の少なくとも薄い膜厚部が、当該絶縁膜の形成後、当該絶縁膜に電気的ストレスを印加して構成した絶縁膜であることを特徴とする請求の範囲第１１項より第１３項のいずれかに記載の不揮発性半導体記憶装置。
- 前記請求の範囲第１０項より第１４項のいずれかに記載の半導体記憶装置をｎ個配列し、当該不揮発性半導体記憶装置のソースをソース線に、ドレインをビット線に接続した不揮発性半導体記憶装置列をｍ個配列し、ｎ本のワード線にｍ個の当該不揮発性半導体記憶装置のゲート電極を接続し、この際１本のワード線には異なる当該不揮発性半導体記憶装置列に属する半導体記憶装置のみが接続されるようにしたことを特徴とするＡＮＤ型の半導体記憶装置。
- 前記請求の範囲第１０項より第１４項のいずれかに記載の半導体記憶装置の２個から構成され、お互いのソースを接続した構造の半導体記憶装置セルのｎ個からなり、２×ｎ個のドレインをビット線に接続した半導体記憶装置列をｍ個配列し、ｎ本のソース線と２×ｎ本のワード線にｍ個の当該半導体記憶装置セルのソースとゲートをそれぞれソース線とワード線に接続し、この際１本のソース線およびワード線には異なる当該半導体記憶装置列に属する半導体記憶装置のみが接続されるようにしたことを特徴とするＮＯＲ型の半導体記憶装置。
- 第１導電型半導体基板上に、前記半導体基板表面に選択的に形成された第２導電型のドレイン領域と、当該ドレイン領域とは所定の距離を隔てて半導体基板表面に選択的に形成された第２導電型のソース領域と、前記ドレイン領域の端部に少なくとも一部が重なり、且つ前記ソース領域の端部に亘るように前記半導体基板上に形成された絶縁膜と、当該絶縁膜上に形成されゲート電極とからなるメモリトランジスタとエンハンスメントトランジスタが設けられ、これらのソースとドレインを共通にした半導体記憶装置。
- 前記メモリトランジスタ絶縁膜が、複数回の熱酸化により形成された絶縁膜であることを特徴とする請求の範囲第１７項に記載の半導体記憶装置。
- 前記メモリトランジスタ絶縁膜が、異なる絶縁膜の製造方法によって形成された複数の絶縁膜によって構成されることを特徴とする請求の範囲第１７項に記載の半導体記憶装置。
- 前記メモリトランジスタ絶縁膜が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて形成された絶縁膜と、熱酸化法にて形成された絶縁膜とを有することを特徴とする請求の範囲第１７項に記載の半導体記憶装置。
- 前記メモリトランジスタ絶縁膜が、当該絶縁膜の形成後、当該絶縁膜に電気的ストレスを印加して構成した絶縁膜であることを特徴とする請求の範囲第１８項より第２０項のいずれかに記載の半導体記憶装置。
- 請求の範囲第１７項より第２１項のいずれかに記載の半導体記憶装置の２個から構成され、お互いのソースを接続した構造の半導体記憶装置セルのｎ個からなり、２×ｎ個のドレインをビット線に接続した半導体記憶装置列をｍ個配列し、ｎ本のソース線と２×ｎ本のワード線と２×ｎ本のメモリ線にｍ個の当該半導体記憶装置セルのソースとエンハンスメントトランジスタのゲートとメモリトランジスタのゲートをそれぞれソース線とワード線とメモリ線に接続し、この際１本のソース線およびワード線およびメモリ線には異なる当該半導体記憶装置列に属する半導体記憶装置のみが接続されるようにした、ＮＯＲ型の半導体記憶装置。
- 記憶部と当該記憶部以外の電子回路部とを少なくとも有し、前記記憶部を構成する電界効果型トランジスタが異なる膜厚領域を有するゲート絶縁膜を有する半導体記憶装置を製造する製造方法であって、前記記憶部を構成する電界効果型トランジスタのゲート絶縁膜の形成と、前記記憶部以外の電子回路部が有する電界効果型トランジスタの少なくともゲート絶縁膜とが、共通のプロセスで形成される工程を少なくとも有することを特徴とする半導体記憶装置の製造方法。
- 記憶部を構成する電界効果型トランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に電気的ストレスを印加し前記ゲート絶縁膜中にトラップ準位を形成する工程と、を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。
- 前記ゲート絶縁膜を形成する工程が、複数回の熱酸化の工程を有することを特徴とする請求の範囲第２４項に記載の半導体記憶装置の製造方法。
- 前記ゲート絶縁膜を形成する工程が、異なる絶縁膜の製造方法によって形成される工程を有することを特徴とする請求の範囲第２４項に記載の不揮発性半導体記憶装置の製造方法。
- 前記ゲート絶縁膜を形成する工程が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて絶縁膜を形成する工程と、熱酸化法にて絶縁膜を形成する工程とを有することを特徴とする請求の範囲第２４項に記載の不揮発性半導体記憶装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2001/005544 WO2003003473A1 (en) | 2001-06-28 | 2001-06-28 | Nonvolatile semiconductor memory cell and semiconductor memory and method for fabricating nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2003003473A1 true JPWO2003003473A1 (ja) | 2004-10-21 |
Family
ID=11737489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003509547A Pending JPWO2003003473A1 (ja) | 2001-06-28 | 2001-06-28 | 不揮発性半導体記憶素子及び半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPWO2003003473A1 (ja) |
| WO (1) | WO2003003473A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998317B2 (en) | 2003-12-18 | 2006-02-14 | Sharp Laboratories Of America, Inc. | Method of making a non-volatile memory using a plasma oxidized high-k charge-trapping layer |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| EP2312624B1 (en) * | 2008-03-31 | 2012-09-12 | Fujitsu Semiconductor Limited | NOR EEPROM device comprising memory cells with one memory transistor and one selection transistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2446088A1 (de) * | 1974-09-26 | 1976-04-01 | Siemens Ag | Statisches speicherelement und verfahren zu seiner herstellung |
| JPS562670A (en) * | 1979-06-21 | 1981-01-12 | Nec Corp | Manufacture of semiconductor memory device |
| JPS6442865A (en) * | 1987-08-10 | 1989-02-15 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPH06177393A (ja) * | 1992-12-03 | 1994-06-24 | Rohm Co Ltd | 不揮発性記憶装置およびその駆動方法、ならびに製造方法 |
| JP2000323590A (ja) * | 1999-05-13 | 2000-11-24 | Sony Corp | 半導体装置、不揮発性半導体記憶装置および製造方法 |
| JP2001101880A (ja) * | 1999-09-30 | 2001-04-13 | Sony Corp | 不揮発性半導体記憶装置の書き込み方法 |
-
2001
- 2001-06-28 JP JP2003509547A patent/JPWO2003003473A1/ja active Pending
- 2001-06-28 WO PCT/JP2001/005544 patent/WO2003003473A1/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003003473A1 (en) | 2003-01-09 |
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Legal Events
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